数电-时序逻辑电路练习题(修改)
数电-时序逻辑电路练习题共36页
数电-时序逻辑电路练习题
11、用道德的示范来造就一个人，显然比用法律来约束他更有价值。—— 希腊
12、法律是无私的，对谁都一视同仁。在每件事上的法律限制不了好的自由，因为好人不会去做法律不允许的事 情。——弗劳德
14、法律是为了保护无辜而制定的。——爱略特 15、像房子一样，法律和法律都是相互依存的。——伯克
46、我们若已接受最坏的，就再没有什么损失。——卡耐基 47、书到用时方恨少、事非经过不知难。——陆游 48、书籍把我们引入最美好的社会，使我们认识各个时代的伟大智者。——史美尔斯 49、熟读唐诗三百首，不会作诗也会吟。——孙洙 50、谁和我一样用功，谁就会和我一样成功。——莫扎特
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
时序逻辑电路课后习题答案
时序逻辑电路课后习题答案时序逻辑电路课后习题答案时序逻辑电路是数字电路中的一种重要类型，它在数字系统中起到了关键的作用。
通过时序逻辑电路，我们可以实现各种复杂的功能，例如计数器、寄存器、状态机等。
然而，在学习过程中，我们常常会遇到一些难题，下面我将为大家提供一些常见时序逻辑电路习题的答案，希望能够对大家的学习有所帮助。
1. 设计一个4位二进制计数器，要求计数范围为0-9，采用时序逻辑电路实现。
答案：这是一个常见的计数器设计问题。
我们可以使用四个触发器构成一个4位二进制计数器。
每个触发器的输出作为下一个触发器的时钟输入，形成级联结构。
每当计数器的值达到9时，我们需要将其清零，即将四个触发器的输入端都置为0。
这样，当计数器的值达到9时，下一个时钟脉冲到来时，触发器的输出将变为0，实现了计数器的循环。
2. 设计一个状态机，实现一个简单的交通信号灯系统。
红灯亮20秒，绿灯亮30秒，黄灯亮5秒，然后再次循环。
答案：这是一个典型的状态机设计问题。
我们可以使用两个触发器来实现该状态机。
首先，我们需要定义三个状态：红灯状态、绿灯状态和黄灯状态。
然后，我们可以使用一个计数器来计时。
当计时达到20秒时，状态机切换到绿灯状态；当计时达到50秒时，状态机切换到黄灯状态；当计时达到55秒时，状态机切换到红灯状态。
然后，状态机重新开始计时，循环执行上述过程。
3. 设计一个电梯控制系统，实现电梯的上升和下降功能，并能够响应乘客的楼层请求。
答案：电梯控制系统是一个较为复杂的时序逻辑电路设计问题。
我们可以使用一个状态机来实现该系统。
首先，我们需要定义电梯的各个状态，例如静止状态、上升状态和下降状态。
然后，我们可以使用一个计时器来计时，以确定电梯的运行时间。
当电梯处于静止状态时，它可以响应乘客的楼层请求，并根据请求的楼层决定是上升还是下降。
当电梯到达目标楼层时，它会停止运行并等待下一个请求。
当电梯处于上升或下降状态时，它会根据当前楼层和目标楼层的差值来确定运行方向，并在到达目标楼层后停止运行。
数字逻辑设计第6章 时序逻辑电路习题与解答
将方程代入 D 触发器的状态方程 Q*＝D，得状态方程：
Q0*= Q0’，CLK 下降沿触发 Q1*=Q1’，Q0 上升沿触发 Q2*=Q2’， Q1 上升沿触发 根据状态方程可以画出 Q0、Q1、Q2 的波形图如下图所示，由图可见，该电路为 3 位异步二进制减法器。
6-14 用 74HCl61 构成的电路如图 6-77 所示，试分析其逻辑功能。
图 6-77 题 6-14 解：
由图可见，两个十六进制计数器 74HC161 形成级联方式，其中，161(1)的装
入值为 1100，进位输出 CO 接 161(2)的使能端 P 和 T，所以 161(1)为低 4 位，161(2) 为高 4 位，低 4 位计数达到 1111 时，进位输出 CO 有效，使下一时钟 CLK 上升沿 到达时，161(2)开始计数，而 161(2)计数达到 1111 时，其 CO 经反向形成装入 信号，高 4 位的装入值为 0011，所以在反复计数时，161(2)的计范围是从 0011 至 1111，而低 4 位的计数范围是从 1100 至 1111，整个 8 位从 00111100 到 11111111，其计数范围是从 60 到 255，共 196 个状态，所以该电路两片之间是 196 进制计数器。 6-15 试用 74HCl61 构成十一进制计数器。 题 6-15 解：
Q0*= Q0’ Q1*= Q0’Q1’+ Q0Q1 Q2*= Q0’Q1’Q2’+(Q0’Q1’)’Q2 根据状态方程可列出状态转换表如下：
C=1
C=0
Q2 Q1 Q0 000
Q2*Q1*Q0* 001
时序逻辑电路单元基础练习题
《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有功能。
在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。
2、主从型触发器可以避免现象的产生。
3、触发器按照逻辑功能来分，类型主要有、、和,以及只具有功能的计数型触发器。
4、与非门构成的基本RS触发器的约束条件是R+S不能为-5、触发器电路中，S D端、R D端可以根据需要预先将触发器或，而不受的同步控制。
6、JK触发器具有、、和逻辑功能。
7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。
其输出状态仅取决于CP 或时触发器的状态。
8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。
9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。
10、常用于接收、暂存、传递数码的时序电路是。
存放n位二进制数码需要—个触发器。
11、能实现操作的电路称为计数器。
计数器按CP控制方式不同可分为计数器和计数器。
进制计数器是各种计数器的基础。
12、一个完整的数字译码显示电路通常由 , , 和四部分组成。
13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。
14、计数电路还常用作器。
15、在频率测试电路中，若在0.0002s内，显示器显示为1000,则待测频率为KHz-二、选择题1、基本RS触发器电路中，触发脉冲消失后, 其输出状态（）A：恢复原状态B：保持现状态C：出现新状态D：不能确定2、触发器与组合逻辑电路比较（A：两者都有记忆能力B：只有组合逻辑电路有记忆能力C：只有触发器有记忆能力D：两者都没有记忆能力3、在图中，由JK触发器构成了（A： D触发器B：基本RS触发器C： T触发器D：同步RS触发器4、D型触发器逻辑功能为（）A：置0、置1 B：置0、置1、保持C、保持、计数D：置0、置1、保持、计数CP脉冲作用下，并行输出的状态为（A： 1111—B：0111 C：0011 —D：10017、下列电路中不属于时序电路是（）A：同步计数器B：数码寄存器C：译码器D：异步计数器8、为了提高电路抗干扰能力，触发脉冲宽度是（A：越宽越好B：越窄越好C：无关的A： 9 个B： 10 个C： 8个D： 11 个10、如图对该触发器波形图说法正确的是（）A：第1时钟脉冲Q状态错B：第2时钟脉冲Q状态错C：第3时钟脉冲Q状态错CPD：第4时钟脉冲Q状态对11、下列说法错误的是A: JK触发器的特性方程是Qn.l^QnHTQnB： n进制计数器，所计最大十进数为n・"C：由触发器工作性质可知触发器是一个双稳态电路。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
时序逻辑电路练习及答案(2)
时序逻辑电路练习及答案一、填空题（每空2分，共22分）1、时序逻辑电路中一定包含__________。
2、时序逻辑电路在任一时刻的输出不仅取决于_________,而且还取决于__________。
3、根据存储电路中触发器的动作特点不同，时序逻辑电路可以分为________时序逻辑电路和________时序逻辑电路。
4、若要构成七进制计数器，电路需要个状态，最少用个触发器，它有个无效状态。
5、若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为___________。
6、触发器在脉冲作用下同时翻转的计数器叫做计数器， n位二进制计数器的容量等于。
二、判断题（每题2分，共10分）1、时序电路包含组合电路和存储电路两部分，存储电路是必不可少的。
2、同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的。
3、即使电源关闭，移位寄存器中的内容也可以保持下去。
4、采用 74LS161 芯片可构成地址计数器，但最多不能超过 8 位地址。
5、74LS190 芯片和74HC190芯片功能完全相同三、选择题（每题3分，共18分）1、下列电路中，能够存储数字信息的是（）；A 译码器；B 全加器；C 寄存器；D 编码器；2、时序逻辑电路的输出状态的改变( )。
A. 仅与该时刻输入信号的状态有关；B. 仅与时序电路的原状态有关；C. 与A.、B.皆有关D.输出信号的次态3、( )触发器可以用来构成移位寄存器。
A. 基本R-SB. 同步R-SC. 同步D D. 边沿D4、用n个触发器构成计数器，可得到最大计数长度是（）。
2 nA、nB、n2C、n2D、15、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A、 3B、4C、 5D、66、一个4位的二进制加计数器，由0000状态开始，经过25个时钟脉冲后，此计数器的状态为( )A、1100B、1000C、1001D、1010四、时序逻辑电路的分析（30分）电路如图所示，按要求进行分析。
数字电子技术时序逻辑电路习题
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
第43页/共55页
6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
节目录
第14页/共55页
X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
第16页/共55页
(2) 解：① 输入变量为X、输出变量为Z；
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
节目录
第19页/共55页
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& 1 CP EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
16 个
× ×
_
B
1
8 个
10 个 12 个
C
D
√
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。 计数范围为： 预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001 共10个有效状态。
√ ×
_
Q1
_
×
×
分析提示
n 1 i n
各触发器的状态方程：Q Q i ，i = 1, 2, 3 CP1 ↓= CP↓, CP2 ↓= Q1↓, CP3 ↓= Q2↓ 各触发器的时钟条件： 触发器具备时钟条件时按状态方程改变状态，不具备时钟条 件时状态不变。 n n n 各触发器的初始状态 ：Q3 Q2 Q1 011
B
1
1111
1001 0001
C
DHale Waihona Puke √×分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。 计数范围为： 预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001 共10个有效状态，计数器的最大状态是1001。
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
14、下列器件中，具有串行—并行数据转换功能的是
(
十进制计数器
)。
√ ×
B D
× ×
扭环形计数器
分析提示
n 个触发器构成的n 位二进制计数器， 2n 个状态全部为有效 状态，不存在无效状态。
第
9
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
9、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为110，则在时 钟作用下，计数器的下一状态为 ( )。
10 个
)。
√ ×
B
8个
× ×
D 不定
分析提示
8421BCD码计数器为十进制计数器，有效状态数为10个， 4个 触发器共有 24 = 16 个状态，无效状态数 = 16−10 = 6个。
第
8
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
8、下列计数器中，不存在无效状态的是
A C 二进制计数器 环形计数器
同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。
参考答案 分析提示
同步
异步
同步计数器在结构上，各触发器的时钟端接到同一个时钟信 号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步 。 异步计数器在结构上，各触发器的时钟端不接到同一个时钟 信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同 步。
CP1 ↑，使 Q1 ↑，使 Q2 ↓，使
Q1n 1 Q1 0 1，Q1 变化 为 0 → 1，出现上升沿，
n 1 ，Q2 变化 为 1 → 0，出现下降沿， Q2 Q2 1 0 n
n
n 1 n Q3 Q3 1 第
10
。
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
10、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为011，则在时 钟作用下，计数器的下一状态为 ( )。
Q1 1 CP RD 1J SD C1_ 1K RD Q2 1J SD _ C1_ 1K RD Q2 Q3 1J SD _ C1_ Q 1K RD 3
_
_
_
A B C D
100 110 010 000
参考答案
存储
反馈
分析提示
时序逻辑电路用触发器等存储电路记忆电路以前所处的状态； 时序逻辑电路的内部反馈将电路的输出状态反馈到组合逻辑电路 的输入端，与输入信号一起共同决定组合逻辑电路的输出。
第
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数字电子技术
第 5 章 时序逻辑电路
填空题 时刻电路状态变化
3、时序逻辑电路的 “现态” 反映的是
的结果，而 “次态” 则反映的是
A C 12 个 4 个
(
)。
× √
B D
3 个 6 个
×
×
分析提示
进制数 N = 12，设触发器的个数为n，按 N ≤2n 关系计算n ， 并取最小整数， n = 4。
第
7
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
7、4个触发器构成的8421BCD码计数器，其无关状态的个数为( A C 6个
第 4 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
4、从0开始计数的N进制增量计数器，最后一个计数状态为
A C N
(
)。
× ×
B D
N－1 2N
√ ×
N+1
分析提示
从0开始计数的N进制增量计数器，其计数状态依次是0、1、 2、…、 N－1 ，共 N 个计数状态。
第
5
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数字电子技术
第 5 章 时序逻辑电路
Q1 1D C1 Q2 1D C1 Q3 1D C1
A
B C D
101 111
√ × × ×
CP
_
Q1
_
Q2
_
Q3
010
000
分析提示
n 1 i n
各触发器的状态方程：Q Q i ，i = 1, 2, 3 CP1 ↑= CP↑, CP2 ↑= Q1↑, CP3 ↑= Q2↑ 各触发器的时钟条件： 触发器具备时钟条件时按状态方程改变状态，不具备时钟条 件时状态不变。 n n n 各触发器的初始状态 ：Q3 Q2 Q1 110
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
13、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数器的最大状态是 ( )。
A
& 1 CP EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
0000
× ×
_
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数字电子技术
第 5 章 时序逻辑电路
填空题
7、根据计数过程中，数字增、减规律的不同，计数器可分为
计数器、 计数器和可逆计数器三种类型。
参考答案 分析提示
加法
减法
加法计数器：在时钟脉冲CP作用下，计数器递增规律计数。 减法计数器：在时钟脉冲CP作用下，计数器递减规律计数。 可逆计数器：在时钟脉冲CP作用下，计数器可递减规律计数、 可递减规律计数。
4、时序逻辑电路按其不同的状态改变方式，可分为 逻辑电路和
时序逻辑电路两种。前者设置统一的时钟脉
冲，后者不设置统一的时钟脉冲。
参考答案
分析提示
同步
异步
同步时序逻辑电路在结构上，各触发器的时钟端接到同一个 时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同 步。 异步时序逻辑电路在结构上，各触发器的时钟端不接到同一 个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟 脉冲同步 。
分析提示
时序逻辑电路在结构上，有存储电路记忆电路以前所处的状 态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号， 还与输入信号作用前电路所处的状态有关。
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16
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数字电子技术
第 5 章 时序逻辑电路
填空题
2、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的
电路，其二是内部存在
通路。
第
22
页
数字电子技术 8、计数器工作时，对
第 5 章 时序逻辑电路 出现的个数进行计数。
填空题
参考答案
分析提示
时钟脉冲CP
计数器，在时钟脉冲CP作用下进行状态转换，并用不同的 状态反应时钟脉冲CP出现的个数。
第
23
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数字电子技术
第 5 章 时序逻辑电路
填空题
9、构成一个2n 进制计数器，共需要
个触发器。
参考答案
n
分析提示
在二进制计数器中， 进制数 N 和触发器个数 n 的关系为 N = 2n
第
24
页
数字电子技术
第 5 章 时序逻辑电路
填空题
10、8 位移位寄存器，串行输入时需经过
后，8 位数码才能全部移入寄存器中。
CP 脉冲作用
参考答案
8
分析提示
移位寄存器采用串行方式输入数据，每作用1个时钟脉冲CP
信号输入1位数据， 8位串行数据输入需作用8个时钟脉冲CP 信号，
8 位数码才能全部移入寄存器中。
第
25
页
数字电子技术自测练习
第 6章 时序逻辑电路
单项选择题 填空题
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1
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
1、时序逻辑电路在结构上
A 必须有组合逻辑电路 必须有存储电路
(
)。
×
√
B
C 必有存储电路和组合逻辑电路 × D 以上均正确
×
分析提示
根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻 的输入信号，还与输入信号作用前电路所处的状态有关的功能特 点，在结构上必须有存储电路记忆电路以前所处的状态。
参考答案 分析提示
Mealy
Moore
Mealy 型时序逻辑电路，输出信号不仅取决于前输入的函数， 同时还是当前状态的函数。 Moore型时序逻辑电路，输出信号仅是当前状态的函数。
第
20
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数字电子技术
第 5 章 时序逻辑电路