时序逻辑电路习题解答
时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题时序逻辑电路的特点是什么?时序逻辑电路与组合电路有何区别?在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
第6章_时序逻辑电路 课后答案
第六章 时序逻辑电路【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.3【解】驱动方程:11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩ 输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩ 电路能自启动。
状态转换图如图A6.3【题 6.5】 分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图A6.51图A6.5【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A 为输入变量。
AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212QQ Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图A6.6。
A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。
01图A6.6【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
精选文档Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：精选文档状态转换图如图A6.7。
电子技术——几种常用的时序逻辑电路参考答案
第七章几种常用的时序逻辑电路参考答案一、选择题1.当时的输入信号，电路原来状态，a2.a3.b4.b5.JK6.基本RS，1R S+=（RS=0）7.T8.1，1n nQ Q+=9.J=K=T；J=K=T=1；J=D，K=D10.n nD TQ TQ=+；nD Q=11.并行，串行；并行输出，串行输出12.数码，移位13.清零14.同步计数器，异步计数器。
15.a，清零，置数，保持16.b17.异步，同步。
18.a，M*N19.2，双稳态触发器20.双向移位二、判断题1. B2. C3. C4. D5. B6. A7. C8. C9. A10. B11. C12. D13. D14. B15. D16. D17. A18. C19. C20. D三、判断题1.错2.对3.对4.错5.对6.错7.对8.对9.错10.错11.对12.对13.对14.错15.对四、简答题1.（9-1易）图示是用与非门组成的基本RS触发器试根据其特性表，并写出特性方程和约束条件。
R SnQ1n Q+功能0 0 0 0 01不定不定不允许0 1 0 1 01置010 1 0 011置11 1 1 1 011保持参考答案：特征方程：1n nQ S RQ+=+，约束条件：1R S+=2.（9-1中） 用JK 触发器（特性方程1n n n Q JQ KQ +=+）可以转换成其他逻辑功能触发器，适当连接给出的JK 触发器的输入端分别将其转换成： 1）.T 触发器（1n n n Q TQ TQ +=+） 2）.T ’触发器（1n n Q Q +=） 3）.D 触发器（1n Q D +=）参考答案：3.（9-1中）写出JK 触发器，T 触发器，T ’触发器，D 触发器的特性方程。
参考答案：JK 触发器特性方程：1n n n Q JQ KQ +=+T 触发器特性方程：1n n n Q TQ TQ +=+ T ’触发器特性方程：1n n Q Q += D 触发器特性方程：1n QD +=4.（9-3中）同步计数器的同步是指什么？ 参考答案：所谓同步指组成计数器的所有触发器共用一个时钟脉冲，使应该翻转的触发器在时钟脉冲作用下同时翻转，并且该时钟脉冲即输入的计数脉冲。
时序逻辑电路试题及答案
时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。
A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。
A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。
A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。
第6章_时序逻辑电路
数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。
答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。
答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。
答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。
答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。
答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。
答案. 237.(331)计数器的模表示计数器的（）计数长度。
答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。
答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。
答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。
（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。
答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。
答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。
答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。
答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。
图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。
时序逻辑电路习题集答案
第六章时序逻辑电路6.1 基本要求1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分频等概念。
2. 掌握时序逻辑电路的分析方法，包括同步时序逻辑电路和异步时序逻辑电路。
3. 熟悉寄存器的工作原理、逻辑功能和使用。
4. 掌握二进制、十进制计数器的构成原理。
能熟练应用集成计数器构成任意进制计数器。
5. 掌握同步时序逻辑电路的设计方法。
6.2自测题一、填空题1．数字电路按照是否有记忆功能通常可分为两类：、。
2．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
3．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
4. 用D触发器来构成12进制计数器，需要个D触发器。
二、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203. N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N4. N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N5．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.326．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关7．一位8421BCD码计数器至少需要个触发器。
A.3B.4C.5D.108.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.89．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.810．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1011．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
第9章时序逻辑电路习题解答
第九章习题参考答案9-1对应于图9-la 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原 态为1对应时刻得Q 和◎波形。
3D 八图9-54逆9-1图解得到的波形如题9-1解图所示。
9-2逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑 真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：(9-1)原态为•丿京态为a) b)图9-55题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) R n =1、S D =0若触发器原状态为0，由式(9-1)可得Q=0、Q =1 ；若触发器原状态为1，由式(9-1) 同样可得Q =0、Q = 1。
即不论触发器原状态如何，只要R D =1、S° =0，触发器将置成0态。
(2) R D=0、S°=l用同样分析可得知，无论触发器原状态是什么 > 新状态总为：Q =1・Q=0，即触发器被置成1态。
(3) R[)=Sj)=0按类似分析可知，触发器将保持原状态不变。
⑷= s° = 1两个“与非”门的输出端Q和Q全为0，这破坏了触发器的逻辑关系，在两个输入信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS触发器，逻辑符号如題9-2(a) 的逻辑符号所示。
对于(b)：此图与(a)图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP =1时的功能与(a)相同，真值表与表9-1相同；而在CP=0时相当于(a)中(3)的情况，触发器保持原状态不变。
逻辑符号见趣9-2 (b)逻辑符号。
这是一类同步RS触发器。
Q1000]表9」題9・2 (a)真值表00不变1 1 不定题9・2 (a)的逻辑符号9-3同步RS 触发器的原状态为1，R 、S 和CP 端的输入波形如图9-56所示，试画出 对应的Q 和。
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5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n n nn D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩e 将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n nn n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩e 由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
由此做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
表 状态转换表YX5-3（a) 状态转换图X1Q Q Y题解5-3(b ）时序图综上分析可知：当输入X 为序列110时，输出Y =1，因此，该电路是110序列检测器。
5-4 试画出用4片74LS194A 组成16位双向移位寄存器的逻辑图。
74LS194A 的功能表见表。
解：见图题解5-4。
题解5-4 电路图5-5 在图所示的电路中，若两个移位寄存器中的原始数据分别为A 3A 2A 1A 0=1100，B 3B 2B 1B 0=0001，CI 的初值为0，试问经过4个CLK 信号作用以后两个寄存器中的数据如何？这个电路完成什么功能？CLK图 题 5-5图解：经过4个CLK 信号后，两个寄存器里的数据分别为：1101000111000123=+=A A A A ，00000123=B B B B这是一个4位串行加法器电路。
5-6 分析图的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74161的功能表如表所示。
计计计计1计图 题 5-6图解：图所示的电路，是用异步置零法构成的十进制计数器，当计数进入10100123=Q Q Q Q 状态，与非门译码器输出低电平置零信号，立刻将74161置成00000123=Q Q Q Q 状态，由于10100123=Q Q Q Q 是一个过渡状态，不存在稳定状态的循环中，所以电路按1001~0000这十个状态顺序循环，从而构成十进制计数器。
5-7 分析图的计数器电路，在M =0和M =1时各为几进制？计数器74160的功能表与表相同。
计计Y图 题 5-7图解：图所示的电路，是用同步置数法将74160接成的可变模计数器。
在M =1时，当电路进入状态10010123=Q Q Q Q 以后，0=LD ，下一个CLK 到达时，将01000123=D D D D 置入电路中，使01000123=Q Q Q Q ，然后再从0100继续做加法计数。
因此，电路按1001~0100这六个状态顺序循环，从而构成六进制计数器。
同理。
在M =0，电路将按1001~0010这八个状态顺序循环，故形成八进制计数器。
5-8 图电路时可变模计数器。
试分析当控制变量A 为0和1时电路各为几进制计数器。
74161的功能表见表。
计计计计1图 题 5-8图解：这是用同步置数法接成的可控进制计数器。
在A =1时，计数器计为10110123=Q Q Q Q 后，给出0=LD 信号，下一个CLK 到来时计数器被置成00000123=Q Q Q Q ，故是一个十二进制计数器。
在A =0时，计数器计为10010123=Q Q Q Q 后，给出0=LD 信号，下一个CLK 到来时，计数器被置成00000123=Q Q Q Q ，故构成十进制计数器。
5-9 十六进制计数器74161的功能表如表所示，试以74161设计一个可控进制计数器，当输入控制变量M =0时工作在五进制，M =1时工作在十五进制。
请标出计数器输入端和进位输出端。
解：此题可有多种接法。
图题解5-9是利用同步置数法接成的可控计数器，因为每次置数时置入的是00000123=D D D D ，所以M =1时，应从11100123=Q Q Q Q 状态译出0=LD 信号；而在M =0时，应从01000123=Q Q Q Q 状态译出0=LD 信号。
计计计计1题解 5-9图5-10 试分析图计数器电路的分频比(即Y 与CLK 的频率之比)。
74161的功能表见表。
计计计计图 题 5-10图解：第（1）片74161是采用置数法接成的七进制计数器。
每当计数器状态进入11110123=Q Q Q Q （十五）时译出0=LD 信号，置入10010123=D D D D （九），所以是15-9+1=7进制计数器。
第（2）片74161是采用置数法接成的九进制计数器，当计数器状态进入11110123=Q Q Q Q （十五）时译出0=LD 信号，置入01110123=D D D D （七），所以是15-7+1=9进制计数器。
两片74161之间采用了串行进位连接方式，构成了7⨯9=63进制计数器，故Y 与CLK 的频率之比为1：63。
5-11 图 电路是由两片同步十进制计数器74160组成的计数器，试分析它是多少进制的计数器？计计计计CLK计计Y图 题 5-11图解：第（1）片74160工作在十进制计数状态，第（2）片74160采用置数法接成三进制计数器，两片之间是十进制。
若起始状态第（1）片和第（2）片74160的0123Q Q Q Q 分别为0001和0111，则输入19个CLK 信号以后，第（1）片变为0000状态，第（2）片接收了两个进位信号以后变为1001状态，并使第（2）片的0=LD 。
第20个CLK 信号到达后，第（1）片计成0001，第（2）片被置成0111，于是返回了起始状态，所以这是二十进制计数器。
5-12 图电路是由两片同步十六进制计数器74161组成的计数器，试分析它是多少进制的计数器？计计Y图 题 5-12图解：这是采用整体置数法接成的计数器。
在出现0=LD 信号以前，两片74161均按照十六进制计数，即第（1）片到第（2）片为十六进制，当第（1）片计为0010（二），第（2）片计为（五）时产生0=LD 信号，待下一个CLK 信号到达后两片74161同时被置零，总的进制为5162183⨯++=，故为八十三进制计数器。
5-13 画出两片同步十进制计数器74160接成同步三十一进制计数器的接线图。
允许附加必要的门电路。
解：由于31是素数，不能分解，所以必须采用整体置数法或整体置零法。
这里采用了整体置数法，具体是，先将两片按同步连接方式接成1001010=⨯进制计数器，然后用电路计为30的状态译码出0=LD 的信号，如题解5-13所示。
这样在电路从全零状态开始计数，计入31个CLK 后将返回全零状态，形成三十一进制的计数器。
计计计计CLK 计计题解 5-13图5-14 用同步十进制计数器74160设计一个三百六十五进制计数器。
要求各位间为十进制关系。
允许附加必要的门电路。
解：因为要求各位之间是十进制关系，所以需令每一位的74160接成十进制计数状态，并以低位的进位输出作高位的EP 和ET 的控制信号（或进位脉冲），接成三位十进制计数器，然后用整体置数（或置零）法再改接成三百六十五进制计数器。
题解5-14是采用同步置数法的接线图，当计数器计成364状态时译出0=LD 信号，下一个CLK 脉冲到来时将计数器置为全零状态，从而得到三百六十五进制计数器。
计题解 5-14图5-15 设计一个数字钟电路，要求能用七段数码管显示从0时0分0秒到23时59分59秒之间的任意时刻。
解：电路接法见题解5-15所示，计数器由六片74160组成，第（1）、（2）两片接成六十进制的“秒”计数器，第（1）片为十进制，第（2）片为六进制，第（3）、（4）片接成六十进制的“分”计数器，接法同“秒”计数器，第（5）、（6）片用整体复位法接成二十四进制的“时”计数器。
显示译码器由六片7448组成，每片7448用于驱动一只共阴极的数码管BS201A 。
题解5-15 电路图5-16 试利用同步十六进制计数器74161和4线-16线译码器74LS154设计节拍脉冲发生器，要求从12个输出端顺序、循环地输出等宽的负脉冲。
解：此题的设计方法不是唯一的，比如可以采用同步置数法得到74161接成十二进制计数器，并把它的0123,,,Q Q Q Q 接至74LS154的0123,,,A A A A 输入端，在连续输入CLK 脉冲后，在74LS154的110~Y Y 输出端就得到了12个等宽的顺序脉冲110~P P ，电路接法如题解 5-16所示。
P 0P 1P 2P 3P 4P 5P 6P 7P 8P 91011计计计计}题解 5-16图5-17 设计一个序列信号发生器电路，使之在一系列CLK 信号作用下能周期性地输出“0010110111”的序列信号。
解：此题的一种设计方案使用十进制计数器和8选1数据选择器组成的，若十进制计数器选用74160，则可列出在CLK 连续作用下计数器状态0123Q Q Q Q 与要产生的输出Z 之间关系的真值表，如下表所示。