(完整版)EDA期末考试题1
eda期末考试复习题
eda期末考试复习题EDA期末考试复习题一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）是指：A. 电子设计自动化B. 电子数据交换C. 电子文档自动化D. 电子设备自动化2. 在EDA工具中，用于设计和仿真数字逻辑电路的软件是：A. MATLABB. VHDLC. SPICED. AutoCAD3. 下列哪个不是硬件描述语言（HDL）？A. VerilogB. VHDLC. C++D. SystemVerilog4. FPGA（Field-Programmable Gate Array）是一种：A. 可编程逻辑器件B. 微处理器C. 存储器D. 网络设备5. 在VHDL中，以下哪个关键字用于定义实体？A. entityB. architectureC. processD. package6. 以下哪个是模拟电路设计中常用的EDA工具？A. Quartus IIB. ModelSimC. CadenceD. Xilinx ISE7. 以下哪个不是数字电路设计中的基本逻辑门？A. ANDB. ORC. NOTD. XOR8. 在VHDL中，以下哪个是并行赋值语句？A. ifB. caseC. loopD. when9. 在EDA设计流程中，仿真验证的目的是：A. 检查电路是否能正常工作B. 检查电路的物理尺寸C. 检查电路的功耗D. 检查电路的散热性能10. 以下哪个不是EDA设计流程中的步骤？A. 电路设计B. 仿真验证C. 版图设计D. 电路测试二、填空题（每空2分，共20分）11. 在VHDL中，用于定义端口的关键字是________。
12. FPGA的编程方式包括________和________。
13. 一个完整的EDA设计流程通常包括________、________、________、________和________。
14. 在数字电路设计中，________是一种用于描述电路行为的建模方式。
eda期末考试试题及答案
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA考试复习题目全集(1)
《 EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA技术期末试卷含答案资料
精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。
A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。
A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。
EDA期末考试题大全.doc
附带：一.问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？•信号赋值语句在进程外作并行语句，并发执行，与语旬所处的位逢无关。
信号赋值语何在进程内或了程序内做顺序语何，按顺序执行，与语句所处的位置冇关。
•信号赋值符号为“<=”变量赋值用“：二”。
信号赋值符号用于信号赋值动作，不立即生效。
变疑，赋值符号用于变量赋值动作，立即生效。
2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？•进程的“敏感信号表”也称做感表, 是进程的激活条件，可山一个或多个信号组成，各信号间以“，”号分隔。
当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语何执行完毕Z后,进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。
3什么是库、程序包、子程序、过程调用和函数调用？•库和程序包用來描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可査询、调用。
子程序由过程和两数组成。
在子程序调用过程屮，过程能返回多个变量，函数只能返回一个变量。
若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。
过程调用、两数调用都是子程序调川。
改错题1.已知sei 为STD LOGTC VECTOR (1 DOWNTO 0) 类型的信号,而a、b、c、d、q均为STD_LOGIC 类型的信号，请判断下面给出的CASE语句程序片段：•CASE sei IS•WHEN “00” =>q<=a；•WHEN “01”=>q<=b；•WHEN "10”=>q<=c：•WHEN “11”=>q<=d；•END CASE；•答案：CASE语句缺“WHEN OTHERS”语句。
eda技术实用教程期末考试题及答案
eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。
A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。
A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。
A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。
A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。
A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。
B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。
A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。
A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。
答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。
答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。
EDA期末考试试卷及答案(word文档良心出品)
密 封 线 内 不 得 答题班级 学号姓名赣 南 师 范 学 院2010—2011学年第一学期期末考试试卷（A 卷）（闭卷）年级 2008 专业 电子科学与技术 （本）课程名称 EDA 技术基础2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；3、答题请用蓝、黑钢笔或圆珠笔。
一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall 4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MATLABD ．QuartusII5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对 6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITHB ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED 8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
EDA技术实用教程期末考试
一．填空题1.术语CPLD表示什么意思？（a)（a）复杂可编程逻辑器件；（b）组合可编程逻辑器件;(c)组合可编程局部器件.2.术语FPGA表示（b）．（a）正规的可编程门阵列；(b）现场可编程门阵列；（c）有限可编程门阵列。
3.术语HDL代表(a）（a)硬件描述语言; （b）美元崇拜者；（c）硬件开发语言; (d)高级设计语言。
4.关于自上而下的EDA设计，选择所有正确的说法.（abcdef)（a）可做到更好的资源分配；（b)使得每一个小的功能模块可以被单独仿真；(c)加速仿真；(d)使器件的行为建模更容易；（e）导致一个低功耗的设计;（f）可在设计组的各成员之间有效地分割一个设计项目5。
测试的10／10规则是（C )。
（a）应该每10天测试10次。
(b)对于设计的每个10%的部分应该进行10次测试.（c)测试电路的规模不应超过整个电路规模的10%，而且设计和调试测试电路所占用的时间不应超过设计和调试原电路所用时间的10%.6.术语“功能仿真"的含义是(a)（a）仿真一个设计的功能如何,而不关心其定时;（b）仿真一个设计的功能等效性；（c)仿真设计所代表的精确功能；（d）仿真一个设计的功能和时间特性。
7。
VHDL程序输入方法主要有（原理图输入法）,（文本输入法）和(参数化宏功能块LPM设计法）8.下列说法正确的是(a，c）（a）进程的启动必须有敏感信号;（b)进程语句process 必须有敏感信号列表；（c)进程可以用wait语句启动；（d）进程中的语句顺序颠倒一下不会改变所描述电路的功能．9.VHDL用于综合的数据类型主要有（标量)型、复合型和子类型，其中第一种类型包括所有的简单类型如（整数型）、(实数型）、(枚举型)等．10。
VHDL中的数据对象有（信号)、(变量）、(常量）三种,端口属于（信号)。
11。
下列有关时钟上升沿触发的描述正确的是(a,d,e）。
(a）clock'event and clock=’1’；（b）not clock’stable and clock=’0’;（c）clock'event; （d）clock’event and（clock'last_lalue=’0');(e）rising_edge（clock).12。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACAA. 实体中；.B. 结构体中；C. 任何位置；D. 进程中。
2. MAXPLUS2中编译VHDL源程序时要求( C )A. 文件名和实体可以不同名；B. 文件名和实体名无关；C. 文件名和实体名要相同；D. 不确定。
3. VHDL语言中变量定义的位置是(D )A. 实体中中任何位置；B. 实体中特定位置；C. 结构体中任何位置；D. 结构体中特定位置。
4.可以不必声明而直接引用的数据类型是(C )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。
5. MAXPLUS2不支持的输入方式是(D )A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。
6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C )A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
7.下面不属于顺序语句的是( C )A. IF语句；B. LOOP语句；C. PROCESS语句；D. CASE语句。
8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A )A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
9. 进程中的信号赋值语句，其信号更新是( C )A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。
10. 嵌套使用IF语句，其综合结果可实现：(A )A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。
一、单项选择题：（20分）1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A______。
A .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，__D_______是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C___。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是__C_____。
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述______D_____。
A. 器件外部特性；B.器件的内部功能；C. 器件的综合约束；D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现__A______。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B________。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，_______B___是不合法的标识符。
A. State0B. 9moonC.Not_Ack_0 D. signall9．关于VHDL中的数字，请找出以下数字中最大的一个：___A_______。
A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。
A. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1页共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1. LPM2. RTL3. UART4. ISP5. IEEE6.ASIC 7. LAB三、VHDL程序填空：（10分）LIBRARY IEEE; -- 8位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE._____________________.ALL;ENTITY PULSE ISPORT ( CLK : IN STD_LOGIC;D : IN _________________ (7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF ____________ ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)________________ CNT8 : STD_LOGIC_VECTOR(________ DOWNTO 0);BEGINIF ___________________________ THENIF CNT8 = "11111111" THENCNT8 ____________; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 ___________________; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(____________)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 ________________; --如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV;END;四、VHDL程序改错：（10分）01 LIBRARY IEEE ;02 USE IEEE.STD_LOGIC_1164.ALL ;03 USE IEEE.STD_LOGIC_UNSIGNED.ALL;04 ENTITY LED7CNT IS05 PORT ( CLR : IN STD_LOGIC;06 CLK : IN STD_LOGIC;07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO0) ) ;08 END LED7CNT;09 ARCHITECTURE one OF LED7CNT IS10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11 BEGIN12 CNT ROCESS(CLR,CLK)13 BEGIN14 IF CLR = '1' THEN15 TMP <= 0;16 ELSE IF CLK'EVENT AND CLK = '1' THEN17 TMP <= TMP + 1;18 END IF;19 END PROCESS;20 OUTLED ROCESS(TMP)21 BEGIN22 CASE TMP IS23 WHEN "0000" => LED7S <= "0111111" ;24 WHEN "0001" => LED7S <= "0000110" ;25 WHEN "0010" => LED7S <= "1011011" ;26 WHEN "0011" => LED7S <= "1001111" ;27 WHEN "0100" => LED7S <= "1100110" ;28 WHEN "0101" => LED7S <= "1101101" ;29 WHEN "0110" => LED7S <= "1111101" ;30 WHEN "0111" => LED7S <= "0000111" ;31 WHEN "1000" => LED7S <= "1111111" ;32 WHEN "1001" => LED7S <= "1101111" ;33 WHEN OTHERS => LED7S <= (OTHERS => '0');34 END CASE;35 END PROCESS;36 END one;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：Error ine 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”第行，错误：改正：第行，错误：改正：第2页共5页五、VHDL程序设计：（16分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。
试采用下面三种方式中的两种来描述该数据选择器MUX的结构体(a) 用if语句。