计算机组成原理CPU设计
计算机组成原理_课程设计任务书
课程设计课程名称：计算机组成原理设计题目：一个非常简单的CPU的设计学院：信息工程与自动化专业：计算机科学与技术年级： 08级 1班学生姓名：张桥指导教师：李凌宇日期： 2010-9-9教务处制课程设计任务书信息工程与自动化学院计算机专业 08 1 年级学生姓名：张桥课程设计题目：一个简单的CPU的设计课程设计主要内容：设计一台完整的计算机。
首先要确定该计算机的功能和用途。
在设计中根据功能和用途确定指令系统，定义数据通路，设计每条指令的执行流程，要求利用微程序进行设计，每人至少要求4条CPU指令，可以自己选择；在设计中要求画出指令系统的格式并说明各位的意义；要求画出数据通路并定义微操作信号；要求画出微程序流程图。
设计指导教师（签字）：教学基层组织负责人（签字）：年月日一台模型计算机的设计一、教学目的、任务与实验设备融会贯通本课程各章节的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，加深计算机工作中“时间—空间”概念的理解，从而清晰地建立计算机的整机概念。
二、数据格式和指令系统本模型机是一个8位定点二进制计算机，具有四个通用寄存器：R 0～R 3，能执行11条指令，主存容量为256KB 。
1． 数据格式数据按规定采用定点补码表示法，字长为8位，其中最高位（第7位）为符号位，小数点位置定在符号位后面，其格式如下：数值相对于十进制数的表示范围为：－1≤X ≤1―2―72． 指令格式及功能由于本模型机机器字只有8位二进制长度，故使用单字长指令和双字长指令。
⑴ LDR Ri ，D格式 7 4 3 2 1 0功能：Ri ←M （D ）（2） STR Ri ，D格式功能：M （D ）←（Ri ）（3） ADD Ri ，Rj格式 功能：Ri ←（Ri ）＋ （Rj ）（4） SUB Ri ，Rj格式 7 4 3 2 1 0功能：Ri ←（Ri ）－ （Rj ）（5） AND Ri ，Rj格式功能：Ri ←（Ri）∧（Rj）（6）OR Ri，Rj格式功能：Ri ←（Ri）∨（Rj）（7）MUL Ri，Rj格式7 4 3 2 1 0功能：Ri ←（Ri）×（Rj）（8）转移指令格式7 4 3 2 1 0功能：条件码00 无条件转移PC ←D01 有进位转移PC ←D10结果为0转移PC ←D11结果为负转移PC ←D⑼IN R i，M j格式其中M j为设备地址，可以指定四种外围设备，当M j=01时，选中实验箱的二进制代码开关。
2024计算机组成原理大纲
2024计算机组成原理大纲
9. 控制器和时钟 - 控制器的功能和设计原理 - 时钟的作用和设计方法 - 异常和中断处理
10. 计算机系统的可靠性和安全性 - 计算机系统的可靠性分析和评价 - 计算机系统的安全性和安全保护机制 - 计算机系统的故障诊断和容错技术
2024计算机组成原理大纲
以上是一个典型的计算机组成原理课程大纲的示例，不同学校和教师可பைடு நூலகம்会有所不同。该 大纲涵盖了计算机系统的各个方面，从硬件到软件，从基本概念到高级技术，帮助学生全面 了解和理解计算机系统的组成和工作原理。
2024计算机组成原理大纲
计算机组成原理是计算机科学与技术领域的一门基础课程，主要介绍计算机硬件系统的组 成和工作原理。以下是一个典型的计算机组成原理课程大纲的示例：
1. 引言 - 计算机组成原理的定义和重要性 - 计算机的发展历程和趋势
2. 计算机系统概述 - 计算机的基本组成和功能 - 计算机硬件和软件的关系 - 计算机的性能指标和评价方法
6. 输入输出系统 - 输入输出设备的分类和特点 - 输入输出接口和控制器的设计原理 - 中断和DMA技术
2024计算机组成原理大纲
7. 总线系统 - 总线的基本概念和特点 - 总线的组成和连接方式 - 总线的传输方式和时序控制
8. 计算机性能与指令级并行 - 计算机性能的度量和提升方法 - 指令级并行的概念和技术 - 流水线和超标量技术
2024计算机组成原理大纲
3. 数据表示与处理 - 二进制数系统和数据表示 - 整数和浮点数的表示和运算 - 数据的编码和压缩
4. 存储器层次结构 - 存储器的分类和特点 - 主存储器和辅助存储器的组成和工作原理 - 存储器的层次结构和缓存技术
计算机组成原理课程设计--用硬件描述语言设计CPU
用硬件描述语言设计CPU摘要本次设计完全用verilog硬件描述语言编写微处理器的各个部件，在顶层文件里将各个部件连接起来，形成一个简单的微处理器，加上一些外围模块来实现一些功能。
本次设计在合理性与实用性上没有考虑。
只为了达到技术指标，从原理上完成一个简单的cpu设计。
关键字：verilog，微处理器，CPU设计1Design CPU In Hardware Description LanguageAbstractThe design completely microprocessor verilog hardware description language in all parts, the top file in the various components connected together to form a simple microprocessor, plus some peripheral modules to achieve some functionality. The design does not have a reasonable and practical considerations. Only to achieve technical indicators, from the principles of the cpu to complete a simplecpu design.Key Words:verilog, microprocessor, CPU design目录2第1章设计任务和技术指标 (5)第2章简单介绍 (6)2.1微处理器硬件系统及原理 (6)2.1.1内部组成 (6)2.1.2外围模块 (8)2.2处理器指令系统及功能 (8)第3章各模块的设计及实现 (9)3.1时钟发生器的设计及实现 (9)3.2程序计数器的设计及实现 (12)3.3指令寄存器的设计及实现 (13)3.4运算器的设计及实现 (14)3.5累加器的设计及实现 (16)3.6地址选择器的设计及实现 (17)3.7数据选择器的设计及实现 (17)3.8控制器的设计及实现 (18)3.9 ROM的设计及实现 (25)3.10 RAM的设计及实现 (26)第4章CPU的测试 (27)4.1乘法测试 (29)4.2除法测试 (29)4.3减1测试 (29)4.4加、减1测试 (30)4.5测试结果 (30)第5章总结 (33)第6章参考文献 (34)3第1章设计任务和技术指标运用在“数字电路与逻辑设计”课程中学过的基本理论知识，设计并用可编程逻辑器件实现一个简单的八位操作数的微处理器。
计算机组成原理(本全PPT)
用作固件存储，如BIOS、固件等。
外存储器
特点
容量大、价格低、速度慢、数据可长期保存。
分类
机械硬盘（HDD）和固态硬盘（SSD）。
外存储器
应用
作为计算机的主要存储设备。
特点
容量大、价格低、速度慢、数据可长期保存。
外存储器
分类
CD、DVD和蓝光光盘等。
应用
用于数据备份和存储。
高速缓存(Cache)
址和控制信号。
总线按照传输信号类型可以分为 数据总线、地址总线和控制总线。
总线按照连接部件可以分为内部 总线和外部总线，内部总线连接 计算机内部各部件，外部总线连
接计算机与外部设备。
主板的结构与功能
主板的结构包括
处理器插座、内存插槽、扩展插槽、硬盘接口、电源接 口等。
主板的功能包括
提供各部件之间的连接，实现数据传输和控制信号传递 ；保障系统的稳定性和可靠性；提供系统扩展能力。
I/O数据传输方式
优点
CPU可以执行其他任务，适用于高速I/O 设备。
VS
缺点
需要设置中断控制器，实现起来较为复杂 。
I/O数据传输方式
优点
CPU不直接参与数据传输，适用于大数据块 传输。
缺点
需要设置DMA控制器，成本较高。
I/O设备控制方式
要点一
优点
简单、易于实现。
要点二
缺点
CPU效率低下，适用于慢速I/O设备。
计算机组成原理(本全ppt)
• 计算机系统概述 • 中央处理器(CPU) • 存储器系统 • 输入输出系统(I/O) • 总线与主板 • 计算机系统性能评价与优化
01
计算机系统概述
计算机的发展历程
计算机组成原理第5章 中央处理器
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第二节 一、指令执行分析 任何一条指令的执行都要经过读取指令、分析 指令和执行指令三个阶段。指令执行过程一般可分 为：1）取指令 2 3 4 5
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图5.5
流水处理
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二、 计算机的功能是执行程序。执行程序时，计算 机操作由一系列指令周期组成，每个周期执行一条 机器指令，而每个指令周期又由若干个机器周期组 成，一种通常的办法是分解成取指、取操作数、执 行和中断，只有取指和执行周期总是必有的。 1 2 图
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二、时序控制方式 计算机的基本任务是执行指令。执行一条指令 的过程是分为若干步来实现的，每一步对应某些微 操作。由于不同指令所对应的微操作及繁简程度大 不相同，因而每条指令和每个微操作所需的执行时 间也不相同，这就需要引入时序信号来对这些微操 作进行定时控制。时序控制方式，就是指微操作与 时序信号之间采取何种关系。按照同步或非同步的 关系，可将时序控制方式分为同步控制和异步控制
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计算机从取指令到执行完指令所需要的时间称 为指令周期。不同的指令，其功能不同，其指令周 期长短也就可以不同。在系统中，通常不为指令周 期设置时间标志信号，因而也不将其作为时序的一 级。时序信号通常划分为三级，即机器周期、节拍
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图5.2
时序系统结构框图
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3) 异步控制方式中没有统一的时钟信号，各部件 按自身固有的速度工作，通过应答方式进行联络， 常见的应答信号有准备好（READY）或等待（ WAIT
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图5.3 多级时序
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图5.4
异步应答流程
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在CPU中，控制器的任务是决定在什么时间、 根据什么条件、发什么命令、做什么操作。因此， 产生微命令的基本依据是时间、指令代码、状态、 外部请求等。这些信息或作为逻辑变量，经组合逻 辑电路产生微命令序列；或形成相应的微程序地址， 通过执行微指令直接产生微命令序列。按照微命令 的产生方式，可将控制器分为组合逻辑控制器和微
计算机组成原理CPU设计实验报告
计算机组成原理CPU设计实验报告课程设计题目:16位CPU设计学院: 信息学院班级:电子A班学号:1115102015姓名:方茹1目录1 实验方法 ..................................................................... . (4)2 总体说明 ..................................................................... ................................................. 5 2.1指令系统: .................................................................... .......................... 5 2.1.1指令格式分类(按指令字长和操作数不同): ...................................................... 5 2.1.2具体指令汇总表: .................................................................... .......................... 6 2.1.3相关指令流程图: .................................................................... .......................... 6 2.1.4指令数据通路的构建: .................................................................... ................... 8 2.1.5指令的分组及节拍: .................................................................... ..................... 12 2.1.6指令执行状态图:(见下页)..................................................................... ........... 13 2.1.7具体微指令: .................................................................... ............................... 13 2.2 系统整体介绍 ..................................................................... .................. 16 2.2.1系统基本模块划分 ..................................................................... ....................... 16 2.2.2总体结构图:(见下页)..................................................................... (17)3 CPU的控制逻辑与具体数据通道设计 ..................................................................... ......18 3.1取指令逻辑的设计 ..................................................................... .. (19)3.1.1指令地址的保存 ..................................................................... (19)3.1.2指令存储器 ..................................................................... .................................. 20 3.1.3下一条指令地址的计算 ..................................................................... ................ 20 3.2指令译码逻辑的设计...................................................................... ...................... 21 3.3指令执行逻辑的设计...................................................................... ...................... 22 3.4存储器访问逻辑的设计 ..................................................................... ................... 23 3.5结果写回逻辑的设计...................................................................... ...................... 24 3.6单周期CPU的总成...................................................................... (25)4各部分说明 ..................................................................... .............................................26 4.1ALU .................................................................................................................... 26 4.2数据选择器BUS_MUX ................................................................ ........................ 28 4.3器件T1 ..................................................................... .......................................... 30 4.4标志寄存器FLAG_REG ............................................................... ........................ 31 4.5T2: .................................................................... ................................................ 33 4.6程序计数器PC ..................................................................... ............................... 33 4.7地址寄存器AR和指令寄存器IR: .................................................................... .. 34 4.8寄存器、寄存器组和寄存器的选择.......................................................................36 4.9一位控制信号/WR .................................................................... ........................... 37 4.10 节拍发生器 ..................................................................... .................................. 37 4.11控制逻辑 ..................................................................... ...................................... 39 4.12T3...................................................................... ................................................ 42 4.13REG_OUT ......................................................................................................... 43 4.14存储器 ..................................................................... .......................................... 44 4.15总线选择器 ..................................................................... .. (45)24.16REG_TEST ............................................................... .. (46)5附录: .................................................................... .. (47)附录A:组员分工: .................................................................... .. (47)附录B:组员设计总结: .................................................................... . (47)31 实验方法实验要完成的工作主要包括:指令系统的设计，FPGA-CPU的整体结构设计及其细化，逻辑设计的具体实现(VHDL语言程序的编写)，软件模拟，以及硬件调试。
计算机组成原理讲义
计算机组成原理讲义计算机组成原理是一门研究计算机硬件和软件协同工作的学科。
它研究计算机系统的组成、结构、工作原理和设计方法，涉及到计算机的各个层次、各个组成部分和各种操作。
计算机组成原理作为计算机科学和计算机工程的基础课程，对于理解计算机的工作原理和提高计算机系统设计和性能优化具有重要意义。
首先，计算机组成原理涵盖了计算机的硬件组成。
计算机的硬件部分主要包括中央处理器（CPU）、存储器、输入输出设备和总线等。
中央处理器是计算机的核心部件，又被称为计算机的大脑。
它包括算术逻辑单元（ALU）和控制单元（CU），负责执行指令、算术运算和逻辑运算等。
存储器用于存储数据和指令，分为主存储器（RAM）和辅助存储器（硬盘、固态硬盘等）。
输入输出设备用于与计算机交互，包括键盘、鼠标、显示器、打印机等。
总线用于连接计算机的各个组成部分，包括数据总线、地址总线和控制总线等。
了解计算机硬件组成，对于设计和优化计算机系统具有重要意义。
其次，计算机组成原理涉及计算机的工作原理。
计算机的工作原理主要包括数据的表示和存储、指令的执行和流水线技术等。
数据的表示和存储是计算机进行数据处理的基础。
计算机使用二进制表示数据，将数据存储在内存中。
指令的执行是计算机进行计算和逻辑操作的基本单元。
计算机通过解码和执行指令，对数据进行处理。
流水线技术是提高计算机执行效率的一种重要方法。
通过将指令执行分解成多个阶段，可以提高指令的吞吐量。
计算机组成原理对于理解计算机工作原理和提高计算机系统性能具有重要意义。
最后，计算机组成原理涉及计算机的设计方法。
计算机的设计方法包括指令系统的设计、组合逻辑电路的设计和微程序设计等。
指令系统的设计是计算机体系结构的基础，决定了计算机的功能和性能。
组合逻辑电路设计是实现计算机各个功能模块的基础，包括加法器、乘法器、寄存器和控制电路等。
微程序设计是实现指令的执行和控制的基础，将指令分解成微指令并存储在控制存储器中。
计算机原理cpu课程设计
计算机原理 cpu课程设计一、教学目标本节课的教学目标是让学生了解和掌握计算机CPU的基本原理和组成结构，包括中央处理器（CPU）的功能、架构、工作原理及其在计算机系统中的重要性。
知识目标要求学生能够描述CPU的主要组成部分，如控制单元、算术逻辑单元（ALU）、寄存器等，并理解它们的作用。
技能目标则要求学生能够通过实验或模拟软件，观察和分析CPU的工作过程，提升学生的实际操作能力和问题解决能力。
情感态度价值观目标则是培养学生对计算机科学的好奇心和探索精神，增强学生对技术进步的认同感，同时培养学生的团队合作意识。
二、教学内容本节课的教学内容将围绕CPU的原理与结构展开。
首先，介绍CPU在计算机系统中的核心地位及其重要性。
接着，详细讲解CPU的组成，包括控制单元、ALU、寄存器等关键部件的功能和作用。
然后，通过实例分析CPU的工作流程，即 fetch-decode-execute 循环，让学生理解指令的执行过程。
最后，讨论CPU性能指标，如时钟频率、指令周期、流水线技术等，并介绍多核处理器的基本概念。
三、教学方法为了提高教学效果，将采用多种教学方法相结合的方式进行教学。
首先，采用讲授法向学生介绍CPU的基本概念和原理。
其次，通过案例分析法，分析具体的CPU工作实例，让学生更直观地理解CPU的工作过程。
再次，利用实验法，让学生在实验室中实际操作CPU模拟软件，亲身体验CPU的工作原理。
最后，课堂讨论，鼓励学生提出问题、分享心得，以提高学生的主动性和参与度。
四、教学资源为了支持教学，将准备丰富的教学资源。
主要教材为《计算机组成原理》，辅助教材包括《计算机科学概论》等。
参考书籍将提供更深入的理论知识，如《深入理解计算机系统》。
多媒体资料将包括教学PPT、视频动画等，以形象直观的方式展示CPU的工作原理。
实验设备包括CPU模拟器软件和必要的计算机硬件，供学生进行实验操作，增强实践体验。
五、教学评估为了全面、客观地评估学生的学习成果，将采用多种评估方式。
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1 CPU的用途字长：8位D[7…0]寻址围：64byte,2的6次方＝64，A[5…0]2 确定ISA（包括程序员可访问的寄存器）1）程序员可访问的寄存器AC—8位累加器3 CPU设计状态图为了确定CPU的状态图，对每条指令作以下分析1）从存贮器中取指令（所有指令均相同）原理：在CPU能执行指令之前，它必须从存贮器中取出，CPU通过执行如下的操作序列完成这个任务A）选择存贮单元由A[5…0]确定B）对工A[5…0]译码，延迟，并向存贮器发一个信号使存贮器将此指令输出到它的输出引脚。
这些引脚与CPU的D[7…0]相连。
CPU从这些引脚读入数据。
具体操作：（分为三个状态）A）要取的指令的地址存放在程序计数器（PC）中。
第一步就是把PC的容拷贝到AR中。
FETCH1：AR←PCB）CPU必须从存贮器中读取指令，为此CPU必须发一个READ信号到器的RD（RD－RAM,相对于OE－ROM)端上使存贮器将数据发送到D[7…0]上，存入CPU的DR寄存器中。
同时实现PC←PC+1，为取下一条指令作准备。
FETCH2：DR←M，PC←PC+1C）作为取指令的一部分，CPU还必须完成两件事。
①DR的高2位拷贝到IR，目的是确定指令的功能②DR的低6位拷贝到AR，目的：a. 对于ORT和SUB1指令这6 位包含了指令的一个操作数的存贮器地址（一个数已经在AC）b. 对于COM和JREL，它们不需要再次访问存贮器，一旦它们返回到FETCH1周期，FETCH1将把PC的值装到AR，覆盖无用的值。
FETCH3：IR←DR[7,6], AR←DR[5…0]取指令周期的状态图2）指令译码（每条指令的操作码都是唯一的）本CPU有四条指令，因此有四个不同的执行同期，为此用IR中的值来确定即可。
3）指令执行（每条指令的执行周期都是一样的）每条指令的执行周期的状态分析：1．COM指令功能是对AC的容取反，执行周期的状态是COM1:AC←AC’2. JREL指令代码为01AAAAAA，即转移的相对地址由AAAAAA确定，而AAAAAA在DR[5…0]中，所以有JREL1：PC←PC+ DR[5…0]3．OR指令为了执行指令，必须完成两件事情OR1：DR←M；从存贮器取出一个操作数送到数据寄存器OR2：AC←AC∨DR；与AC相或，并把结果存回AC中4. SUB1指令为了执行指令，必须完成两件事情SUB11：DR←M；从存贮器取出一个操作数送到数据寄存器SUB12：AC <- AC + DR'；对DR取反，等于－DR－1综上所述可知CPU的完全状态图如下4 设计必要的数据通路和控制逻辑，以便实现这个有限状态机，最终实现这个CPU。
状态图以及寄存器的传输说明了实现本CPU所须完成工作（方法和步骤如下）1）与CPU的每个状态相关联的操作（共九个状态）FETCH1：AR←PCFETCH2：DR←M，PC←PC+1FETCH3：IR←DR[7,6], AR←DR[5…0]COM1: AC←AC’JREL1：PC←PC+ DR[5…0]OR1：DR←M；OR2：AC←AC∨DR；SUB11：DR←M；SUB12：AC <- AC + DR'2）建立数据通路的原理和方法A．存贮器是通过引脚D[7…0]将数据送给CPU。
B．存贮器的地址是通过地址引脚A[5…0]从AR中获得的。
于是CPU与存贮器之间要A[5…0]（地址）和D[7…0]（数据）通路，如下图3）总线类型的确定方法原理：首先把操作数重新分组，依据是指导修改同一个寄存器的操作分配在同一组。
AR：AR←PC ，AR←DR[5…0]PC：PC←PC+ DR[5…0]，PC←PC+1DR：DR←M，IR：IR←DR[7,6]，AC：AC <- AC + DR'，AC←AC∨DR，AC←AC’决定每个部件应完成的功能a>AR，DR，IR，AC总是从其他一些部件中装入数据。
若数据已在总线上，则需要做的是能够执行并装入操作。
（LD端口分别是ARLOAD，DRLOAD，IRLOAD，ACLOAD信号同步装入）b>PC能从其他一些部件中装入数据，还有相应的自增（INC）当前值，所以应创建一个单独的硬件使之能自增。
（端口有PCINC，PCLOAD）4）把每个部件都连接到系统总线上三态缓冲区——原有的寄存器部是把结果输出到系统总线，使CPU部数据冲突，所以应增加三态缓冲区加以控制，但AR的输出还应与A[5…0]相接，这是寻址所需。
5）根据实际需要修改上图的设计，并加上适当控制信号名称1．AR ：仅向存贮器提供地址，没有必要将它的输出连接到部总线上，加上ARLOAD实现从BUS装入数据。
2．AR←PC ：保留三态缓冲器由PCBUS控制同步3．IR ：不通过部总线向任何其他部件提供数据，而IR的输出将直接送到控制器用于确定指令的功能4．AC：本CPU不向其他任何单位提供数据5．DR[7…0]：不统一，有6位也有2位宽度，必须确定哪些寄存器从总线的哪些位上接收和发送数据。
应有DRBUS实现同步。
DRLOAD实现LD 6．AC：必须能装载AC + DR'的和，以及AC∨DR与AC’的逻辑与结果。
CPU 必须包含一个能产生这些结果的ALU，并由ACLOAD实现装入。
7．PC：必须能装载PC+ DR[5…0]的和。
CPU必须包含一个能产生这些结果的ALU并由PCLOAD实现载入，而PCINC实现PC←PC+1ALU 的设计1） ALU1（与PC 相连）的设计数据通路的分析：功ALU1必须接收PC 和DR 作为输入，然后把运算结果输出到PC实现PC ←PC+ DR[5…0]在本CPU 中，把PC 的导线和ALU 的输入输出相连起来，并且利用系统总线把DR 和ALU 的输入连接起来。
用计数器来实现PC ←PC+1操作，就可以在FETCH2完成，因为计数器不必占2） 在本ALU 的设计中AC 和ALU 的输入输出连接，并且利用系统总线把DR 和ALU 和输入相连起来。
( [ALUS1,ALUS2]=[0,0], 选AC ←AC’，[ALUS1,ALUS2]=[0,1]，选AC ←AC ∨DR ， [ALUS1,ALUS2]=[1,0]，选AC <- AC + DR'， )TO PCDRFrom bus用硬布线的方法设计控制器组成：计数器：保存当前状态共有9个状态（四条指令，共有9个状态）所以需要一个四——16位译码器，译码器中有7个状态没用到。
译码器：接收当前状态并为每个状态生成单独的信号逻辑组合：接受单独的状态信号，为每一部件生成控制信号以及计数器的控制信号原理图：计数器与译码器的设计：1. FETCH1状态：规定计数器的0值，使用计数器的CLR＝1到达这一状态。
（指令执行完毕后，转入的取址状态。
）2. 将顺序状态设定为计数器的连续值，用INC实现。
3 利用IR映射1 [IR]0来确定指令的执行指令的执行FETCH1――――――――――――――――0FETCH2――――――――――――――――1FETCH3――――――――――――――――2COM1: ――――――――――――――――8JREL1：――――――――――――――――10OR1：――――――――――――――――12OR2：――――――――――――――――13SUB11：――――――――――――――――14SUB12：――――――――――――――――15计数器控制信号的确定LD：在取址周期的FETCH3状态中发出，进入执行周期的第一个状态（装载1IR[]0进入指令的正确执行周期）FETCH3：IR←DR[7,6], AR←DR[5…0]INC：CLR：如上图所示根据译码器的输出信号组合后产生ＣＰＵ中寄存器的有关信号１ARLOAD(装载地址寄存器的控制信号)FETCH1：AR←PCFETCH3：AR←DR[5…0]2PCLOAD PCINCPCLOAD =JREL1：PC←PC+ DR[5…0]PCINC =FETCH2：PC←PC+13DRLOAD(实现DR←M)FETCH2+OR1+SUB11４ACLOAD (实现AC←AC’，AC←AC∨DR，AC <- AC + DR')ACLOAD＝COM1+ OR2+ SUB12５IRLOAD= FETCH36 ALUS1,ALUS2与ＡＣ相连的ＡＬＵ有两个控制信号[ALUS1,ALUS2]=[0,0], 选COM1: AC←AC’[ALUS1,ALUS2]=[0,1]，选OR2：AC←AC∨DR；[ALUS1,ALUS2]=[1,0]，选SUB12：AC <- AC + DR'ALUS1= SUB12ALUS2= OR2缓冲器控制信号许多操作需从部总线上获取数据，ＣＰＵ必须能控制缓冲器以便在合适的时间将正确的数据放到总线上，为此应满足如下逻辑关系。
MEMBUS= FETCH2+ OR1+ SUB11 PCBUS= FETCH1READ= FETCH2+ OR1+ SUB11DRBUS= FETCH3+ JREL1+ OR2+ SUB12 部分电路图如下：COM1 OR2 SUB12设计验证1.程序段如下所列[存贮单元:指令]0: COM1: JREL 02 OR 43: SUB 54 20H5: 30H2. CPU遵循状态图并以合适的状态顺序取出、译码和执行每条指令：COM: FETCH1→FETCH2→FETCH3→COM1JREL 4: FETCH1→FETCH2→FETCH3→JREL1OR 5: FETCH1→FETCH2→FETCH3→OR1→OR2SUB 6: FETCH1→FETCH2→FETCH3→SUB11→SUB122.对这段程序的一次循环的跟踪情况（所有寄存器的初始值都是0）用微程序控制器设计4两种可能的下址方式（由MUX实现选择）S＝1―――操作码映象（经指令译码进入下一条指令的执行周期）S＝0―――绝对跳转（下一条要执行的微指令在控存）工作原理分析描述1）确定微子程序的第一条指令入口地址。
方法是根据取批中的最后一个状态FETCH3，便可转入到四条指令中任一条执行周期的第一条微指令入口，但必须通过MAP输入来实现2）下址的确定绝对跳转：可直接跳转到FETCH1状态当前地址加1。
3）几个参数的设定控存中地址的倍数24＝16>9因共有9 条微指令，可用四位MUX→微地址寄存器，微地址寄存器→控存24＝16>9用四位确定UPOS的位数二生成正确序列并设计映象逻辑1. 给有限状态机的每一种状态分配一个控存地址利用IR映射1 [IR]0来确定指令的执行如下表微程序控制器的状态地址FETCH1――――――――――――――――0FETCH2――――――――――――――――1FETCH3――――――――――――――――2COM1: ――――――――――――――――8JREL1：――――――――――――――――10OR1：――――――――――――――――12OR2：――――――――――――――――13SUB11：――――――――――――――――14SUB12：――――――――――――――――153. 确定微指令中的选择域和地址域，即生成正确的微指令执行顺序1）一般状态转换设SEL＝0，ADDR为下一条指令要执行的控存号，一个微指执行完后，从ADDR中得到下址，转到ADDR指定的微指令2）特别状态FETCH3下址的确定当FETCH3执行完后，必须到指令执行周期的微子程序入处，根据1IR[]0所算出的结果三生成正确的微操作及相应的控制信号用水平型微指令生成微操作及用垂直型指令生成微操作本CPU采用水平型微指令生成微操作法AIDR来表示。