EDA技术实用教程-王永才-2009-2010-4(二)(2009.8.28A)

--a相并 ，即a与b并置操作 相并b， 相并 与 并置操作
上面语句完成abc[1][0]被赋予于成 被赋予于成[a][b] 上面语句完成 被赋予于成
IF a & d = "101011" THEN ... –- 在IF条件句中可以使用并置符 条件句中可以使用并置符
CASE语句(p82) CASE语句(p82) 语句 CASE属于顺序语句 CASE属于顺序语句
全加器的结构体描述
【例】 LIBRARY …. IEEE;
4 VHDL设计初步 4.3一位全加器的VHDL描述
--全加器描述，层次结构设计方法 全加器描述， 全加器描述
ARCHITECTURE fd1 OF full_adder IS --添加声明语句，在此添加半加器声 添加声明语句， 添加声明语句 COMPONENT half_adder PORT(ain,bin:IN STD_LOGIC; so,co:OUT STD_LOGIC); END COMPONENT; --添加中间变量 添加中间变量 SIGNAL so_U1,co_U1,co_U2:STD_LOGIC; BEGIN U1: half_adder PORT MAP(ain=>ain_f,bin=>bin_f,so=>so_U1,co=>co_U1); half_adder PORT MAP(ain=>so_U1,bin=>cin,so=>so_f,co=>co_U2); co_f<=co_U1 OR co_U2; END ARCHITECTURE fd1;
图 2.7-1 全加器原理
4 VHDL设计初步 4.3一位全加器的VHDL描述
全加器的实体描述
构建实体： 构建实体： 描述了半加器的外部情况及各信号端口的基本性质。 描述了半加器的外部情况及各信号端口的基本性质。 LIBRARY IEEE; --1位二进制全加器顶层设计描述 位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; ， ， cout，sum : OUT STD_LOGIC ); ， END ENTITY f_adder;
SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4)
标准逻辑位矢量类型赋值： 标准逻辑位矢量类型赋值： B <= "01100010" ; B(4 DOWNTO 1) <= "1101" ; B(7 DOWNTO 4) <= A ; -- B(7)为 '0' 为 -- B(4)为 '1' 为 -- B(6)等于 A(2) 等于
1、元件例化
4 VHDL设计初步 4.3一位全加器的VHDL描述
就是引入一种连接关系， 元件例化 就是引入一种连接关系 ， 将预先设计好的设计 实体定义为一个元件， 实体定义为一个元件，然后利用特定的语句将此元件与当 前的设计实体中的指定端口相连接。 前的设计实体中的指定端口相连接。
格式： 格式：
定义的更加丰富、完 定义的更加丰富、 整，囊括了所有可能 的数据表现形式
‘U’:未初始 未初始 化 ‘X’:强未知 强未知 ‘0’:强逻辑 强逻辑 0 ‘1’:强逻辑 强逻辑1 强逻辑 ‘Z’:高阻态 高阻态 ‘W’：弱未 ： 知 ‘L’:弱逻辑 弱逻辑 0 ‘H’:弱逻辑 弱逻辑1 弱逻辑 ‘-’:忽略 忽略
co
so
半加器的结构体描述
4 VHDL设计初步 4.3一位全加器的VHDL描述 --半加器结构体描述
【例】（P80） ） LIBRARY IEEE; --半加器描述 半加器描述(2)：真值表描述方法 半加器描述 ： …. ARCHITECTURE fh1 OF h_adder IS SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量 定义标准逻辑位矢量 数据类型 BEGIN abc <= a & b ; --a相并 ，即a与b并置操作 相并b， 相并 与 并置操作 PROCESS(abc) BEGIN CASE abc IS --类似于真值表的 类似于真值表的CASE语句 类似于真值表的 语句 WHEN "00" => so<='0'; co<='0' ; WHEN "01" => so<='1'; co<='0' ; WHEN "10" => so<='1'; co<='0' ; WHEN "11" => so<='0'; co<='1' ; WHEN OTHERS => NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ;
使用设计库和程序包
设计库和标准程序包 (P72)
使用库和程序包的一般定义表式是： 使用库和程序包的一般定义表式是： LIBRARY USE <设计库名>; 设计库名>
4 VHDL设计初步 4.3一位全加器的VHDL描述 --使用LIBRARY
< 设计库名>.<程序包名>.ALL ; 设计库名> 程序包名>
CASE <表达式 IS 表达式> 表达式
4 VHDL设计初步 4.3一位全加器的VHDL描述 --半加器结构体描述
When <选择值或标识符 => <顺序语句 选择值或标识符> 顺序语句>; ... ; <顺序语句 ； 顺序语句> 选择值或标识符 顺序语句 顺序语句 When <选择值或标识符 => <顺序语句 选择值或标识符> 顺序语句>; ... ; <顺序语句 ； 顺序语句> 选择值或标识符 顺序语句 顺序语句 ... WHEN OTHERS => <顺序语句 顺序语句>; 顺序语句 END CASE ； 选择值或标识符所代表的值必须在表达式的取值范围之内。 选择值或标识符所代表的值必须在表达式的取值范围之内。 顺序语句>;是为了涵盖表达 最后一般要加 WHEN OTHERS => <顺序语句 是为了涵盖表达 顺序语句 式所有可能的取值情况。 式所有可能的取值情况。 CASE语句中的选择值只能出现一次。 语句中的选择值只能出现一次。 语句中的选择值只能出现一次
并置操作符 & ：
4 VHDL设计初步 4.3一位全加器的VHDL描述 --半加器结构体描述
【理解】把几个元素聚集成一个“数组” 理解】把几个元素聚集成一个“数组” abc <= a & b ;
【例】 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; a <= '1' & '0' & d(1) & '1' 后的数组长度为4 后的数组长度为 ; -- 元素与元素并置，并置 元素与元素并置，
4 VHDL设计初步 4.3一位全加器的VHDL描述
全加器原理
1位全加器可以用两个半加器及一个或门连接而成，具 位全加器可以用两个半加器及一个或门连接而成， 位全加器可以用两个半加器及一个或门连接而成 体实现方法：把半加器定义为一个部件，在全加器中 体实现方法：把半加器定义为一个部件， 调用。先设计底层文件：半加器,再设计顶层文件 再设计顶层文件： 调用。先设计底层文件：半加器 再设计顶层文件：全 加器。全加器原理如下： 加器。全加器原理如下：
半加器的实体描述
4 VHDL设计初步 4.3一位全加器的VHDL描述 --半加器描述
构建实体： 构建实体： 描述了半加器的外部情况及各信号端口的基本性质。 描述了半加器的外部情况及各信号端口的基本性质。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS PORT(ain,bin:IN STD_LOGIC; so,co:OUT STD_LOGIC); END ENTITY half_adder; 标准逻辑位数据类型。 标准逻辑位数据类型。这种类 型与BIT位有什么区别呢？ 位有什么区别呢？ 型与 位有什么区别呢
USE STD.STANDARD.ALL ;
半加器的结构体描述
4 VHDL设计初步 4.3一位全加器的VHDL描述 --半加器结构体描述
结构体描述了： 结构体描述了：内部逻辑功能和电路结构 用来描述电路的方法？ 数字逻辑电路里 用来描述电路的方法？ 波形时序图 逻辑函数 原理图 状态图 真值表
HDL文本输入继承的方法 文本输入继承的方法 逻辑函数描述法 布尔方程） （布尔方程） 真值表描述法
4 VHDL设计初步 4.3一位全加器的VHDL描述 ---半加器描述
4.3 一位二进制全加器的VHDL描述
半加器描述
half_adder ain bin
inst
co so
半加器h_adder电路图 图4-10 半加器 电路图
一位二进制半加 只考虑输出、 器：只考虑输出、 以及高位进位。 以及高位进位。
EDA 技术实用教程
第 4 章 VHDL设计初步（二） VHDL设计初步（ 设计初步
青岛理工大学琴岛学院计算机工程系 taiyoucai@ 2009-2010第一学期 2009-08
目的
通过半加器、全加器实例介绍基本的语法。 通过半加器、全加器实例介绍基本的语法。 学习层次化的设计方法。 学习层次化的设计方法。