基于FPGA平台的嵌入式PowerPC协处理器实现算法加速设计
基于PowerPC和FPGA的异构平台及其加速方法[发明专利]
![基于PowerPC和FPGA的异构平台及其加速方法[发明专利]](https://img.taocdn.com/s3/m/cc124c3984254b35effd3401.png)
专利名称：基于PowerPC和FPGA的异构平台及其加速方法专利类型：发明专利
发明人：赵冰洁,张华良,王福东,张涛
申请号：CN201910898139.5
申请日：20190923
公开号：CN112540770A
公开日：
20210323
专利内容由知识产权出版社提供
摘要：本发明涉及基于PowerPC和FPGA的异构平台及其加速方法，PowerPC平台将不需要加速的.c算法代码生成可执行应用程序，将需要加速的算法的C代码转换成FPGA IP核，运行FPGA_IP.tcl 脚本文件生成FPGA可执行的.bit文件；管理PowerPC平台和FPGA平台之间的数据交互；FPGA用于加速算法的运行平台，通过RapidIO通信，动态更新算法；在动态配置阶段，连接AXI读写接口和动态配置模块，将AXI读写接口使用权限给动态配置模块，一旦动态配置完成之后，权限归属模块断开与动态配置模块的连接，将AXI读写接口和加速逻辑模块相连，将AXI读写接口使用权限给加速逻辑模块。
FPGA算法动态更新功能，只更改加速算法部分，用户不需要关心底层的通信及代码生成部分，提升了更新速度，加快了开发周期，快速的实现算法加速。
申请人：中国科学院沈阳自动化研究所
地址：110016 辽宁省沈阳市沈河区南塔街114号
国籍：CN
代理机构：沈阳科苑专利商标代理有限公司
代理人：王倩
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基于PowerPC-FPGA架构的机载雷达任务管理设计
2020年第6期126信息技术与信息化电子与通信技术基于PowerPC-FPGA 架构的机载雷达任务管理设计郭寒冰* GUO Han-bing摘 要 近年来，随着机载雷达技术的发展，其系统中各模块之间传输的数据量越来越大，同时对控制的实时性又有较高要求。
在嵌入式应用中，PowerPC 在能耗较低的情况下依然保持良好的性能，并大大降低了散热量。
FPGA 则具有丰富的高速接口，同时执行操作也有极高的实时性。
任务管理以PowerPC-FPGA 为架构，同时以SRIO 总线、光纤通信的方式进行数据传输，可以解决大数据量与高实时性的难题。
文章较为详细地介绍了系统的组成、功能以及技术实现方案,该设计结构合理、性能良好、工作稳定可靠。
关键词 PowerPC-FPGA ；SRIO ；光纤通信；任务管理doi：10.3969/j.issn.1672-9528.2020.06.039* 中国电子科技集团第三十八研究所 安徽合肥 2300880 引言在机载相控阵雷达中，任务管理完成波控、信号处理、天线收发等分系统的控制、数据转发、解析及处理任务，是机载雷达系统的重要组成部分。
任务管理的性能将在一定程度上影响机载雷达的作战效果。
当前的机载雷达任务管理普遍都有大数据量处理与高实时性的需求。
而在当前的雷达应用上，尤其是机载雷达对各分系统设备的体积、能耗等有愈发严格的要求。
因此开发一套满足功能、性能可靠、实时性强，并且满足体积及功耗要求的任务管理是一项极为重要的工作。
PowerPC 是基于精简指令集（RISC）体系研发的一型中央处理器（CPU），其具有散热量低、功耗低且性能强劲等特点，很适合嵌入式应用，其上也集成了丰富的I/O，包括SRIO 、LocalBus 等总线接口。
为了解决嵌入式系统所需要的高可靠、高性能的高速互联技术需求，提出了SRIO 总线技术，其具有低引脚数的特点、 基于数据包交换的互连体系架构，支持芯片到芯片、板到板间的通讯，并可作为嵌入式设备的背板（Backplane）连接[1]。
基于PowerPC的嵌入式系统硬件设计
图1
系统结构框图
了电源损耗; 当功能单元空闲时, 一种动态电源管理模 式会使这些单元自 动进入 低功耗 运行, 而 且不 会对系 统的运行性能、 软件执行以及外围硬件造成影响。
2
2. 1
硬件平台各部分设计
电源模块的设计 电源是系统的心 脏, 一 个准确 和稳 定的电 源对于
系统的正常工作至关重要。整个硬件设计上有 4 种电 源: 主电源 5V, PowerPC 内 核 电源 1. 8V [ 2 ] 、 芯片 组内 核电 源 2. 5V [ 3] 和 其 余 I/ O 总 线 电 源 3. 3V 。 对 于 PowerPC 内 核 电 源, 可 通 过 隔 离 式 DC/ DC 转 换 器 PT 6464, 将 5V 外部直流电源转化为稳定的 1. 8V 。对 于 2. 5V 的芯片 组内核 电源 可使用 快速瞬 态响 应 5A 低压降稳 压器 将 5V 外部 直流 电源 转化 为 2. 5V 。对 于 3. 3V 的 电源, 只需选择合适额定电 流的 LDO 就能 满足要求。 2. 2 PowerPC 部分 Power PC 部分 包含 PowerPC、 L 2 Cache、 芯 片 组、 SDRAM 和 Flash。 2. 2. 1 M PC7410 CPU 部分 MPC7410 提 供 了 两 种 总 线 模 式: 60X 总 线 和 MPX 总线, 不同的总线定义的信号也有所不同。总线 的选 择, 可通 过 M PC7410 的 EM ODE 信 号 来 选 择, 当 EM ODE信号在HRESET 信 号变 为高 电 平时 也为 高电 2. 2. 2 图2 M PC7410 与 Tsi107 芯片组连接 T si107 芯片组
第 18 卷 第 2 期 2008 年 2 月
基于FPGA的软核处理器在嵌入式中的运用
基于FPGA的软核处理器在嵌入式中的运用随着一些ASIC 应用开发日益受到成本的困扰，OEM日渐转向FPGA 来构建自己的系统。
这些系统中绝大多数需要一个处理器为了给设计者提供一个为FPGA 优化的灵活的嵌入式处理器方案，满足16位和32位嵌入式处理器市场的需求，Altera公司公司推出Nios II 系列32位RSIC嵌入式处理器。
这是Altera的第二代软核嵌入式处理器，性能超过200DMIPS，在Altera FPGA 中实现仅需35美分。
因为Nios II处理器是软核，因此开发者能够从无限的系统配置组合中选择满足性能和成本目标的方案，而不必为系统级设计考虑采用ASIC。
与此同时赛灵思公司（Xilinx,Inc.）宣布推出Virtex®-5 FXT 器件。
这些FPGA 器件在业界率先集成了嵌入式PowerPC®440处理器模块、高速RocketIO™GTX收发器和专用XtremeDSP™处理能力。
作为65nm Virtex-5系列的第四款平台，Virtex-5 FXT提供了极高的性能，还可帮助设计人员降低系统成本、缩小板尺寸并减少元件数量。
在赛灵思公司以及业界领导厂商提供的逻辑、嵌入式和DSP开发工具以及IP内核的支持下，Virtex-5 FXT FPGA为有线和无线通信、音频/视频广播设备、军事、航空航天、工业系统以及其它众多应用提供了一个终极系统集成平台。
从FPGA两大主要生产公司的设计方向上我们可以看出，未来的嵌入式发展将向基于软核处理器的FPGA发展，也就是常称之为的SoPC(可编程片上系统Sysein on a Programmable Chip)设计思想。
基于FPGA 的SoPC 具有设计灵活、可裁减、可配置、可扩充、可升级的特点，并具备软硬件在系统可编程的功能。
我们借助强大得EDA 工具，在设计嵌入式系统时，不仅可以实现软件的可裁减性，同样可以实现硬件的可裁减性，并且可以自主定义处理器的引脚，方便PCB板布线，同样方便更改设计。
使用基于FPGA的硬件方法实现算法加速(Altera)
使用基于FPGA的硬件方法实现算法加速当设计者试图从算法中获得最佳性能但软件方法已无计可施时，可以尝试通过硬件/软件重新划分来进行加速。
FPGA易于实现软件模块和硬件模块的相互交换，且不必改变处理器或进行板级变动。
本文阐述如何用FPGA来实现算法的硬件加速。
如果想从代码中获得最佳性能，方法包括优化算法、使用查找表而不是算法、将一切都转换为本地字长尺寸、使用注册变量、解开循环甚至可能采用汇编代码。
如果所有这些都不奏效，可以转向更快的处理器、采用一个不同的处理器架构，或将代码一分为二通过两个处理器并行处理。
不过，如果有一种方法可将那些对时间有严格要求的代码段转换为能够以5-100倍速度运行的函数调用，而且如果这一方法是一种可供软件开发之用的标准工具，这可信吗？现在，利用可编程逻辑作为硬件加速的基础可使这一切都变成现实。
图1：带定制指令的可配置处理器架构低成本可编程逻辑在嵌入式系统中应用得越来越普遍，这为系统设计者提供了一个无需对处理器或架构进行大的改动即可获得更高性能的可选方案。
可编程逻辑可将计算密集型功能转换为硬件加速功能。
从软件的角度看，这只是简单地将一个函数调用做进一个定制的硬件模块中，但运行速度要比通过汇编语言优化的相同代码或将算法转换为查找表要快得多。
硬件加速首先探讨一下什么是硬件加速，以及将算法作为定制指令来实现与采用硬件外围电路的区别。
硬件加速是指利用硬件模块来替代软件算法以充分利用硬件所固有的快速特性。
从软件的角度看，与硬件加速模块接口就跟调用一个函数一样。
唯一的区别在于此函数驻留在硬件中，对调用函数是透明的。
取决于算法的不同，执行时间最高可加快100倍。
硬件在执行各种操作时要快得多，如执行复杂的数学功能、将数据从一个地方转移到另一个地方，以及多次执行同样的操纵。
本文后面将讨论一些通常用软件完成的操作，经过硬件加速后这些操作可获得极大的性能提高。
如果在系统设计中采用FPGA，那么在设计周期的任何时候都可以添加定制的硬件。
基于PowerPC和FPGA的多通道控制系统设计
2018年第4期 信息通信2018(总第 184 期）INFORMATION&COMMUNICATIONS(S u m.N o 184)基于PowerPC和FPG A的多通道控制系统设计代明清，边庆，赵谦，刘筹筹(中航工业西安航空计算技术研究所，陕西西安710065 )摘要:为了提高控制系统可靠性，设计实现了一种基于PowerPC和FPG A的双余度、多通道控制系统。
详细介绍了系统硬件结构、工作原理及逻辑设计方法。
系统以MPC8640为主处理器，以XC3S400A N为控制核心，完成了对四片DAC 转换芯片的控制，通过仲裁电路及通道故障逻辑实现对输出信号的双余度控制。
验证结果表明，系统工作性能稳定、可 靠性高、实时性好，满足设计需求。
关键词:双余度;控制系统;P〇werPC;FPGA中囹分类号：TN274.2 文献标识码:A文章编号:1673-1131(2018)04~0130-03Design o f multi-channel control system based on PowerPC and FPGADai M ingqing, Bian Qing, Zhao Qian, Liu Tingting(Xi'an Aeronautics Computing Technique Research Institute,AVIC^Xi'an71006S,China) Abstract：In order to improve the reliability of control system,a multi-cliaiinel and dual redundancy control system based on PowerPC and FPGA is designed and realized.The paper describes the overall hardware structure,q>erational principle and programming o f F PGA detailed.The system uses MPC8640 as the master processor and XC3S400AN as the core controller to realize the control of four DAC canveaters.The arbitratian circuit and channel fault logic accomplish the dual redundancy control.The experiment results show that the module has the advantages of stable peribnnance,high reliability,well real-time,and can meet the requirements of design.Key words:dual redundancy;control system;PowerPC;FPGA0引言在工业控制、电子对抗、导航定位、无人驾驶等领域，多 路实时控制系统发挥着重要作用。
基于PowerPC+FPGA的视频处理器设计实现
基于PowerPC+FPGA的视频处理器设计实现李晋军;李滔;齐金刚【期刊名称】《电子设计工程》【年(卷),期】2013(21)16【摘要】介绍了一种基于PowerPC和FPGA构架的设计方案,阐述了图像处理硬件部分的组成的原理和结构,包括视频解码输入部分,后端的编码输出部分,以及在FPGA内的处理,主要是对图像进行了隔行转逐行、叠加和选择.同时给出了通信过程中的数据流流通过程和方式.设计的图像处理器可以实现初步转换视频制式和通信方式,并可实现叠加和切换.可以进一步处理实现PAL视频与VGA视频的转换.%A design scheme based on PowerPC and FPGA architecture is introduced,this paper expounds the image processing of hardware part of the principle and structure,including video decoding input part,the back end code output section,as well as within the FPGA processing,mainly for the interlaced transfer line by line,stacked and choice.At the same time gives the communication process and the way the data flow in the process of circulation.Designed image processor can realize preliminary convert video formats and communication mode,and superposition and switching can be realized.Can be further processing PAL video with VGA video conversion.【总页数】5页(P124-127,131)【作者】李晋军;李滔;齐金刚【作者单位】西北工业大学电子信息学院,陕西西安710129;西北工业大学电子信息学院,陕西西安710129;西北工业大学电子信息学院,陕西西安710129【正文语种】中文【中图分类】TP752.1【相关文献】1.基于PowerPC+FPGA构架的综合信息处理系统设计 [J], 刘青2.基于PowerPC＋FPGA实现导航雷达信号网络传输 [J], 樊亮;王笛;陈雪峰3.基于PowerPC+FPGA的数据存储模块的设计与实现 [J], 吴成陆; 贺亚龙; 薛镭4.基于PowerPC+FPGA平台的双闭环直流调速系统的实现 [J], 徐小方; 冯俊; 孙新志; 解建伟5.基于PowerPC+FPGA的音频转换模块设计与实现 [J], 柴俊; 王维; 陈玲; 杨松因版权原因，仅展示原文概要，查看原文内容请购买。
PowerPC+FPGA_视频传输设备设计方法
第12期2023年6月无线互联科技Wireless Internet TechnologyNo.12June,2023作者简介:夏宁(1983 ),男,江苏南京人,工程师,本科;研究方向:信号处理㊂PowerPC +FPGA 视频传输设备设计方法夏㊀宁,连锦波,何桃桃,何明雪(南京莱斯电子设备有限公司,江苏南京210007)摘要:文章研究的场面监视雷达回波数据用于录取终端的数据处理,通过对回波数据的处理,实现目标的识别㊁跟踪㊁显示等㊂该设计方法,实现场面监视雷达的视频网络化传输,将雷达数据传输至塔台中心,并配合专用显示软件实现回波数据的展示,便于操纵人员观察及数据的处理㊂关键词:场面监视雷达;PowerPC 系统;可编程逻辑器件中图分类号:TN791;TP393.11㊀㊀文献标志码:A 0㊀引言㊀㊀场面监视雷达主要用于监视机场飞机㊁车辆等运动物体的雷达㊁是保障机场在低能见度及视线遮挡情况下正常运行的基础设施[1]㊂场面监视雷达一般安装于机场塔台,通过雷达天线发射的电磁波,其中,目标产生的二次反射被接收机接收后进行回波处理,从而发现目标㊂通常,场面监视雷达将回波信号发送至配备的录取终端[2],实现雷达回波的显示㊁目标跟踪㊁观察等功能㊂1㊀视频传输设计工作流程㊀㊀场面监视雷达视频传输设计流程如图1所示㊂前端雷达将方位信号(ACP \ARP )㊁数据使能信号(data -en)㊁触发脉冲信号(syn)㊁8bit 视频信号以及同步时钟信号接入到电平转换电路,将差分LVDS 信号转换成TTL 信号,TTL 信号接入FPGA 系统内部进行上述数据的重组㊂重组后的数据通过FPGA 与PowerPC 之间的传输总线传输至PowerPC 后,进行数据的网络化处理,将其送至录取终端进行跟踪㊁录取㊁显示处理㊂录取终端将目标信息提供给机场高级地面活动引导控制系统,供机场交通管制使用[3]㊂图1㊀设备系统组成2㊀系统设计2.1㊀FPGA 数据包设计㊀㊀为保护FPGA 的IO 口免受外部信号的不稳定而导致的损坏,将TERMA 雷达输出的雷达方位信号(ACP \ARP)㊁数据使能信号,触发脉冲信号以及视频数据信号经过LVDS 转TTL 芯片后接入FPGA 的IO 端口㊂使用电平变换芯片DS90LV032A,该芯片可实现4路cmos 差分信号接收转换为TTL 电平,200MHz 转换速率,各通道间偏差小于0.1ns,可满足要求㊂在实际工程应用中,雷达信号通过线缆传输至设备端可能存在干扰信号,为保障信号的有效处理,在接入FPGA 内部后,需对数据使能信号㊁方位信号进行消除毛刺处理㊂消除干扰 毛刺信号 原理是将信号分别向后延迟一个时钟节拍和两个时钟节拍,将延后的两个信号与原始信号进行与操作,得到的信号作为后级数据包重组输入信号㊂数据包重组,实现方位信号㊁触发信号㊁视频信号的重组,便于将前端的流数据进行缓存处理后,写入FPGA 内部2个RAM 空间,实现乒乓操作㊂流数据进行重组数据格式如下:数据使能(触发)对应的数据格式,按照如下参数进行设计,信息单元标识㊁触发信息单元长度㊁时戳㊁触发长度㊁采样频率㊁方位码位数㊁78 Copyright ©博看网. All Rights Reserved.视频位数㊁视频起始单元㊁视频信号数据个数以及N 个视频信号数据㊂其中,信息单元标识为每一个数据使能(触发)数据开始标志(02A4)表示,触发信息单元长度表示该数据使能包含的所有信息的长度(字节表示),时戳表示该数据触发数据获取的时间,精度0.1ms;触发长度通过内部时钟计算出该数据使能(触发)信号的时间信息,单位μs,方位码表示该acp /arp 表示360ʎ分成4096或8192个方位,即12位或13位㊂视频位数表示每一个数据是bit 数据,视频起始单元表示后面的视频信号数据第一个数据的起点位置,视频信号数据个数表示后续的视频信号数据的个数;视频信号数据表示采集的视频数据㊂一个网络包设计为不大于64kB,故一个网络包可以包含多个触发数据格式㊂其网络包数据格式如下:网络包长度㊁目的地址㊁源地址㊁网络包种含触发个数N ㊁网络包顺序㊁触发数据格式1㊁触发数据格式2 触发数据格式N ㊂上述设计的一种网络数据包格式,为便于UDP 数据包最优效率,网络包大小不大于64kB㊂在FPGA 接收外部数据按照网络包格式存储在内部2个64KBRAM 存储器中,并通过实时存储器地址,判断剩余空间是否满足下一触发数据存储㊂当64kB 剩余空间不足以存储下一个触发数据时,结束该网络包的触发数据写入,并将网网络包中的网络包长度,目的地址㊁源地址以及网络包中触发个数和该网络包的包序㊂根据上述设计,FPGA 内部的逻辑设计状态机如图2所示㊂图2㊀FPGA 数据封包状态(1)idel 状态:每个数据使能或触发的使能开始状态,保存触发或数据参数信息至寄存器,如视频采样位数㊁视频个数㊁触发长度㊁触发个数等㊂(2)S0状态:写入按照顺序地址保存的参数信息,当写入的触发个数满足数据包封包大小,状态跳转至S1,否则状态跳转至S2,进行内部存储器空间容量判断与地址处理㊂(3)S1状态:当s1写入数据满足封包大小,写入数据包的头部网络参数,内容如表2所示,封包结束跳转至状态S2进行内部存储器空间容量判断与地址处理㊂(4)S2状态:获取当前触发的IDEL 状态下的参数信息;判断该数据封包是否满足64kB 大小,如不满足进行地址递增,用于后续雷达数据写入㊂(5)S3状态:进行数据记录处理,并统计记录数据个数信息㊁地址信息,用于S0状态参数写入以及回写地址计算㊂2.2㊀数据包通信设计㊀㊀数据包设计后,通过内部的SRAM 存储空间进行数据的存储,当64KB 的存储空间满足条件后需将其发送至PowerPC 系统㊂FPGA 与PowerPC 之间通过本地局部总线进行数据传输,同时通过该总线PowerPC 可对FPGA 内部的功能模块进行控制㊂FPGA 主要设计软件版本寄存器㊁复位寄存器㊁模拟测试寄存器㊁数据包源地址\目的地址寄存器㊁雷达信号故障告警等㊂本地局部总线包含读信号㊁写信号㊁片选信号㊁方向控制信号㊁时钟信号等㊂经测试局部总线带宽20MB /s,满足雷达视频数据接入㊁输出能力㊂寄存器控制及数据读取控制模块,如图3所示㊂数据封包模块,如图4所示㊂该设计所消耗的资源,从中可以看出FPGA 资源充分,满足要求,如图5所示㊂图3㊀寄存器㊁数据读写控制图4㊀数据封包模块2.3㊀PowerPC 系统设计㊀㊀PowerPC 包含一颗主处理芯片MPC8377E [4],该芯片接口丰富,含有2个RGMII /RMII /MII /RTBI 接口,2个PCIE 接口㊁2个SATA 接口,1个32/64位DDR2控制器,32位加强型局部总线,最高频率133MHz,串口㊁IIC 接口等㊂芯片主频最高可达88 Copyright ©博看网. All Rights Reserved.图5㊀FPGA资源消耗800MHz,32kB指令Cache,32kB数据Cache,支持浮点运算㊂同时,主芯片具备低功耗特性,典型功耗为4W㊂NorFlash,NandFlash挂载在局部总线eLBC上, NorFlash选用S29GL256P101系列,用于存储uboot㊁内核㊁文件系统等固件;NandFlash选用K9F5608U0D 系列,作为用户存储接口,用于存放业务程序,每次系统运行后将业务程序读取至内存运行㊂4片DDR2内存颗粒,位宽为16,容量为1GB,内存总容量为512 MB㊂MPC8377E通过RGMII接口与网络PHY芯片88E1111进行网络通信;同时,CPU自带GPIO㊁串口等低速接口用于状态指示与调试㊂PowerPC系统通过本地eLBC总线实现与FPGA 系统数据通信,PowerPC系统将FPGA的打包数据读取至系统内存,并通过网络接口发送至远端的录取终端㊂系统采用双网口冗余设计,当某一网络发生故障时,可通过另一网络进行数据传输,切实有效保障设备的稳定可靠运行㊂局部总线读写数据时序,如图6所示㊂因数据线和地址线为复用,通过LALE进行地址锁存,即LALE 高有效,LAD输出数据为地址数据,对应FPGA逻辑控制模块中ppcaddr地址,LBCTL作为LAD总线的方向控制信号,高低代表读和写,故使用LBCTL作为读写控制型号㊂3㊀设备实装效果㊀㊀该设备已配备在南京禄口机场,郑州机场㊁浦东㊀㊀图6㊀局部总线时序机场㊁萧山机场㊁厦门机场等塔台控制系统中㊂禄口机场通过该设备传输的视频与机场地图叠加显示㊂4㊀结语㊀㊀本文设计的设备已广泛应用在机场雷达的视频传输系统中㊂在实际使用中,遇到部分机场网络条件有限,不能实现现有网络化视频的传输,在设备的PowerPC系统中加入lz4压缩算法,极大地减少网络数据量,降低网络带宽占用,提升设备的适应能力㊂同时,该设备的设计思想已成功应用在其他传感器视频传输领域㊂参考文献[1]张睿,孔金凤.机场场面监视技术的比较及发展[J].中国西部科技,2010(1):34-35,52.[2]赵海波,董昀.场面监视雷达系统在浦东国际机场的应用[J].中国民用航空,1999(2):48-50.[3]嵇亮亮,郝延刚,叶玲,等.杂波图在场面监视雷达录取终端中的应用[J].江苏科技信息,2015(19):57-58.[4]孙东亚,张亚棣,李亚辉,等.一种PowerPC和FPGA结构的远程接口单元设计方法[J].航空计算技术,2015(2):118-121.(编辑㊀姚㊀鑫) PowerPC+FPGA video transmission equipment design methodXia Ning Lian Jinbo He Taotao He MingxueNanjing Rice Electronic Equipment Co. Ltd. Nanjing210007 ChinaAbstract The surface surveillance radar echo data studied in this article is used for data processing in the acquisition terminal.By processing the echo data target recognition tracking display etc.are achieved.This design method achieves video network transmission of surface surveillance radar transmits radar data to the center of the tower and cooperates with dedicated display software to display echo data facilitating observation and data processing by operators. Key words scene surveillance radar PowerPC system programmable logic device98Copyright©博看网. All Rights Reserved.。
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基于FPGA平台的嵌入式PowerPC协处理器实现算法加速设计当今的设计工程师受到面积、功率和成本的约束，不能采用GHz级的计算机实现嵌入式设计。
在嵌入式系统中，通常是由相对数量较少的算法决定最大的运算需求。
使用设计自动化工具可以将这些算法快速转换到硬件协处理器中。
然后，协处理器可以有效地连接到处理器，产生GHz级的性能。
本文主要研究了代码加速和代码转换到硬件协处理器的方法。
我们还分析了通过一个涉及到基于辅助处理器单元（APU）的实际图像显示案例的基准数据均衡决策的过程。
该设计使用了在一个平台FPGA中实现的一个嵌入式PowerPC。
协处理器的意义协处理器是一个处理单元，该处理单元与一个主处理单元一起使用来承担通常由主处理单元执行的运算。
通常，协处理器功能在硬件中实现以替代几种软件指令。
通过减少多种代码指令为单一指令，以及在硬件中直接实现指令的方式，从而实现代码加速。
最常用的协处理器是浮点单元（FPU），这是与CPU紧密结合的唯一普通协处理器。
没有通用的协处理器库，即使是存在这样的库，将依然难以简单地将协处理器与一个CPU（例如PenTIum 4）连接。
Xilinx Virtex-4 FX FPGA拥有一个或两个PowerPC，每个都有一个APU接口。
通过在FPGA中嵌入一个处理器，现在就有机会在单芯片上实现完整的处理系统。
带APU接口的PowerPC使得在FPGA中得以实现一个紧密结合的协处理器。
因为频率的需求以及管脚数量的限制，采用外部协处理器不大可行。
因此可以创建一个直接连接到PowerPC的专用应用协处理器，大大地提高了软件速度。
因为FPGA是可编程的，你可以快速地开发和测试连接到CPU的协处理器解决方案。
协处理器连接模型协处理器有三种基本的形式：与CPU总线连接的、与I/O连接的和指令流水线连接（InstrucTIon Pipeline ConnecTIon）。
此外，还存在一些这些形式的混合形式。
1. CPU总线连接
处理器总线连接加速器需要CPU在总线上移动数据以及发送命令。
通常，单个数据处理。