基于SHARC处理器的系统设计与调试
ADSP-21489SHARC处理器开发方案范文
ADSP-21489SHARC处理器开发方案范文关键字：SHARC处理器,滤波器加速器,工业控制ADI公司的ADSP-21483、ADSP-21486、ADSP-21487、ADSP-21488和ADSP-21489是第四代SHARC处理器,基于单指令多数据(SIMD)核，支持32位定点和32/40位浮点算法格式,具有400MHz/2400MFLOP，提高了性能，基于硬件的滤波器加速器，音频性能和集中于应用的确外设，支持最新环绕声译码器算法的新存储器配置。
主要用于工业控制、汽车音频和医疗电子。
SHARCADSP-21489是第四代SHARC处理器的两名成员，包括，ADSP-21483、ADSP-21486、ADSP-21487、ADSP-21488、ADSP-21489，具有增强的性能，基于硬件的过滤器加速器，音频和以应用为重点的外设，以及新的内存配置，能够支持的新环绕声解码器算法。
所有器件的引脚互相兼容，并完全兼容所有以前的SHARC处理器代码。
这些新的第四代SHARC处理器系列是基于单指令多数据（SIMD）内核，它支持32位定点和32bit/40bit浮点算术格式，使他们特别适用于高性能音频应用。
ADSP-21489具有较高的性能，400MHz/2400MFLOPS，采用第四代SHARC处理器系列的LQFP封装。
这种性能水平使得ADSP-21489特别适合于汽车音响和工业控制领域。
除了其高性能内核外，ADSP-21489还包含额外的处理模块，如FIR、IIR、FFT加速器，以提高系统的整体性能。
它还有一个新的功能，即可变指令集架构（VISA），可以使代码减少20％~30％，增加了内存容量的可用性。
第四代DSP通过提供一个无缝连接，接到16位SDRSDRAM，以连接外部存储器。
第四代SHARC处理器还集成了专用外设，旨在简化硬件设计，降低设计风险，并最终缩短产品上市时间。
统称为数字应用接口（DAI）的器件被组合在一起，这些功能块可以通过软件可编程信号路由单元（SRU）彼此连接或连接到外部引脚。
万课声扬智能扩声主机使用手册说明书
目 录CONTENTS更新日期2022.04序号1版本编号V1.0更新内容第1版使用手册生成二、注意事项一、版本说明使用前请务必仔细阅读本操作手册，本手册涉及设备使用安全及售后保障条款，请谨防操作不当造成设备损坏。
请仔细阅读以下注意事项并按要求安装使用产品，以免造成损失。
本设备为室内安装使用，或者机柜内使用，切勿让液体淋溅或喷洒设备任何部位，不得将装有液体的物体置于本设备上。
如遇雷电天气，请关机并拔掉设备电源线，防止雷击造成设备损坏。
设备使用后请关机，避免造成设备使用寿命缩短和电力资源浪费。
当长期不使用设备时，应注意设备防潮，建议定期每周通电3小时。
请务必将插头插紧，线缆接牢，整机供电必须为100V-240V电压范围。
妥善布线，避免电源线被踩踏或重物挤压，请勿在电源线上挂置物品。
任何情况下切勿用湿手触碰电源插头或机箱，以免触电和损坏设备。
请勿遮挡设备机壳上的通风槽或通风孔，以防机内元器件过热。
所有维修需由认证的维修人员进行，不得私自打开机箱维修设备。
请妥善保存本使用手册以备将来使用。
请确认包装内的物品：1、设备主机*1台2、用户手册*1本3、凤凰插*n4、电源线*1条5、网线*1条（选配）6、遥控器*1个（选配）7、串口调试线*1条- 01 -- 02 -- 03 -- 04 -- 05 -万课声扬智能扩声主机集成音频处理、功率放大，调音控制等众多功能于一体，采用高速浮点数字信号处理器及自动反馈抑制、空间自检适应、智能话筒混音、空间 混响消除、动态噪声消除、自动增益控制、网络回声消除等音频算法。
从教学扩声应用场景本质需求出发，产品形态及管理上化繁为简，简化硬件、简化连接、简化操控、简化管理，功能效果上追求自然保真，把声音清晰度、保真度、可懂度等核心指标力求做到极致!音频处理、数字功放一体式设计，壁挂式设计，前面板采用功能按健，可调节男女声模式、静音、休眠功能，带电量电平显示，动态显示音量;采用开关电源供电，具有100-240V宽电源电压输入范围，采用高效D类数字功放，可接1-2对音箱，环保省电，具有延时保护、短路过流保护功能， 带散热风扇;采用SHARC+双精度DSP处理器，内置增强型自适应反馈抑制算法，带自适应环境降噪、抗混响功能，带高低通、压限器、相位，输入通道8段输出通道8段参量均衡调节等，大幅提升话筒增益，适应复杂声场环境，有效过滤空调、电风扇等环境噪声，并突出重要语音信号，避免多路语音互相干扰，保障课件及远端声音不被吊麦再次拾取；具有不低于10组预设参数存储和调用功能;MIC输入：2路凤凰接口输入，带48V幻象电源。
三菱电机公司汽车数字处理中心DIATONE DA-PX1采用ADI SHARC处理器
ＤＡ Ｏ Ｅ Ｄ Ｐ Ｉ Ｔ Ｎ Ａ— Ｘ１数 字 处 理 中心 利 用 Ｓ ＡＲ 的高 性 能 处 理 能 力和 精 度 来 获 得 卓 越 的 声 音 品 质 Ｈ Ｃ
第 三 代 Ｓ Ａ Ｃ 处 理 器 基 于 增 强 的 ＳＭＤ 架 构 ， 内核 性 能 提 高 到 ３ ３ ｚ ２ Ｇ Ｌ Ｐ 为 三 菱 电 机 提 供 了 很 高 的 运 算 Ｈ Ｒ Ｉ 将 ３ ＭＨ ／ Ｆ Ｏ Ｓ， 能 力 来满 足 Ｄ Ｐ Ａ— Ｘ１的 高 ＭＩ Ｓ需 求 。 利 用 零 开 销 的 Ｄ Ｐ ＭＡ 通 道 提 供 的 内 置 大 容 量 存 储 器 阵 列 以 及 灵 活 的 内 置 音 频 外 设 、 用 户 可 自定 义 的 信 号 传 递 路 径 （ 括 串 行 端 口 （ Ｐ Ｒ ） Ｓ Ｉ 容 的 端 口 ） Ｓ Ａ Ｃ 为 Ｄ Ｐ 包 ＳＯ Ｔ 和 Ｐ 兼 ，Ｈ Ｒ Ａ— Ｘ１设 计 团 队 提 供 了 一 个 优 异 的 Ｄ Ｐ 平 台 ， 时 很 好 地 满 足 了 卓 越 的 内核 和 存 储 器 性 能 、 色 的 Ｉ Ｏ 吞 吐 率 和 鲁 棒 的 连 接 性 。 Ｓ 同 出 ／
降 负 荷 操 作 ， 产 品 的 质 量 和 精 馏 塔 操 作 的 稳 定 性 大 大 使
提高 。
借 鉴 生 物 免 疫 反 馈 响 应 过 程 的 调 节 作 用 ， 出 将 前 提 馈 ＋免 疫 ＰＤ— 串 级 控 制 应 用 到 精 馏 塔 提 馏 段 温 度 控 Ｉ Ｐ 制 中 ， 好 地 解 决 了 精 馏 段 温 度 控 制 ， 证 了 精 馏 过 程 较 保
望 ［］计 算 机 学 报 ，０ ２，５ １ ） １ ８ —１９ ． Ｊ． ２ ０ ２ （２ ：２ １ ２ ３
【】 过 润 秋 ， 小 红 ． 于 免 疫 反 馈 机 理 的 温 度 自动 控 制 研 ６ 王 基 究 【］西 安 电 子 科 技 大 学 学 报 （ 然 科 学 版 ） ２ ０ ，０ Ｊ． 自 ，０ ３ ３
基于SHARC处理器的同步FIFO传输设计与应用
需要额外 的地址信 息 ，读 写操 作会 自动访 问存 储器 中连续 的存储单元 。本文 介绍 了通 用 信 号处理 系统 中输入输 出模块 怎样通 过 Ｓ ＲＣ处 理器控 制 同步 ＨＡ ＦＦ ＩＯ来 实现 数字 信 号的 高速传 输 。
ＦＦ ，即宽度最大为 １ ＩＯ ８位， 深度最大为 ５２ 支持 １， 频率 高达 ６ ． ＭＨｚ的访 问时钟 。其 中 ， 片选 信 号（ＮＡ或 Ｅ ） Ｅ ＮＢ 有效 的端 口在相 应时钟 信 号（ Ｌ Ａ 或 Ｃ ＫＢ 的控 Ｃ Ｋ Ｌ ） 制 下完成数据 传 输 。并且 两个 端 口的时钟 信号彼 此 独 立 ，与 两 个 端 口相 连 接 的器 件 可 同 时访 问该 芯
图 １ 基于 Ｓ Ａ Ｈ ＲＣ的 Ｆ Ｏ 传 输 设计 框 图 Ｆ Ｉ
１２Ｓｔ ＲＣ处理 器与 同步 Ｆ Ｆ 的 功 能特 点 ． ＩＡ ＩＯ Ｓ ＡＲ Ｈ Ｃ系列是 Ａ 公 司的一种 高性 能 的 ＤＳ ， ＤＩ Ｐ
采用 了超级哈佛结构 ， 内部设 有 ４套 独立 总线，分
全局中断屏蔽 ／ 使能位 ＩＰ Ｅ Ｒ Ｔ Ｎ，可 以屏蔽所有的 可屏 蔽 中断：在 ＭＯ ２寄存 器 中有 ３个 外部 中断 ＤＥ 类型选 择位 ｍＱＯ４ Ｑ ， 以独立 的设置 为 电平有 －Ｒ ２ 可 效或 者边沿有 效 ，当 ＩＱｘ ０时 ，表 示低 电平有效 ， Ｒ －
置方法。
关键词 Ｓ ＡＲ Ｈ Ｃ：Ｆ Ｏ：同步传输 Ｆ Ｉ
ＦＦ Ｆｒ ｉｔ ｕ） ＩＯ（ｉｔｎＦｒ ｔ是一种 具 有 先进先 出存 ｓＩ ｓＯ
储功能 的部件 ，在 高速 数字 系统 中通 常 用作 数据缓
别用 于输 入 ／ 出接 口、双 数据存 取和 指令存取 ， 输
该系 列包括 Ａ Ｐ２ ０ Ｘ 等型 号 。 ＤＳ －１６
基于SHARC的雷达仿真信号源的设计与实现
摘
要 ：ＡＤ Ｐ １ ６ Ｓ ２ ０ ０是 ＡＤ 公 司 生 产 的 一 种 高性 能 的 ３ ２位 浮 点 Ｄ Ｐ芯 片 ， 雷 达 模 拟 系 统 实 时性 要 Ｓ 在 求 高 时 ， 基 于 ＡＤ Ｐ １６ 可 Ｓ ２ ０ ０来 实现 通 用 雷 选 仿 真 信 号 源 。 本 文 舟 绍 了 ＡＤＳ ２ ０ ０的 性 能 及 Ｐ １６ 应 用 ， 出 了 雷 达 仿 真信 号 源 系 统 实 现 的 硬 件 框 图 及 软 件 流 程 。 该 仿 真 信 号 源 采 用 Ｐ 机 加 给 Ｃ
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国外 电子测 量技 术 ・ ０ ２年第 １ ２０ 期
设 计 与应用
基于 Ｓ ＨＡＲＣ 的 雷 达 仿 真 信 号 源 的 设 计 与 实 现
蔡琳 洁 陶然 单 涛
北 京理 Ｅ 大 学 电 子Ｅ 程 系 信 息 系 统研 兜 室 （ ０ ０ １ － － ｉ０ ８ ）
在 雷 达 信 号 处 理 机 的 研 制 和 开 发 过 程 中 ， 达 雷
ｌ
处 内 理器 核
ｌ
ｌ ｆ
地址 总 线 ｌ
１
ｌｌ ｌ
ｌ
＋
数据 总线 １
ｌ 牛
地址 总线 ２
信 号仿真 信 号 源 已成 为 必 不 可 少 的调 试 和 测试 手 段 。雷达信 号模 拟 的对 象是 雷 达 目标 和环 境 ， 拟 模 的方式是 蕴含 目标 和环境 信息 的雷 达 回波 信号 。本 文介绍 了一 种 采 用 Ｐ Ｃ机 与 ＤＳ Ｐ组 合 来 实 现 雷 达 视 频模拟 的方 法 。Ｐ Ｃ机 根 据模 拟要 求 产 生相 应 的
ＤＳ Ｐ组合 的结构 ， 用软硬件 相 结合 的方 法 ， ＤＳ ２．６ Ａ Ｐ ： ０完成 实时运 算 ， ０ 最终产 生满足 要 拳 的视
SHARC系列DSP开发工具与软件设计课件
位段名 汇编指令 汇编器命令
DSP高级语言程序设计
高级语言基本脱离硬件，可读性强， 程序的可移植性也很好。利用高级语言开 发DSP程序，极大地缩短了DSP软件的开 发周期。VisualDSP集成开发环境支持高 级语言编程。 C/C++运行时模式 C/C++实时运行库
C/C++运行时模式
链接描述文件LDF
链接描述文件定义系统的配置、存储器分 配、链接器链接的所有目标文件和目标库， 以及指定链接器如何处理链接的过程。
集成开发调试环境
程序开发步骤 Debugger调试工具
程序开发步骤
创建一个新的工程文件 设置工程选项 添加或编辑工程源文件 编译链接Debug版的工程，生成可执行文件 建立Debug Session和加载可执行文件 运行和调试程序 编译链接加载（Release）版本的工程
汇编编程时应注意
充分利用DMA块操作、条件执行、循环寻 指、位反序、延迟跳转、并行操作等专门 为DSP运算而设计的指令，多数操作都有专 门的硬件支持，执行效率高。 充分利用寄存器、Cache、片内RAM等高速 运行的片上资源，以提高程序运行速度。 合理安排指令，避免指令的流水冲突。 充分精简指令，合理优化程序。
可执行文件 （.dxe）
使用开发工具的流程（2）
调试程序（软件模拟）
在评估板或实验板上，利用软件模拟器进行；
目标系统仿真（硬件仿真）
硬件仿真器与目标处理器连接，进行硬件仿真；
完成最终系统（软件+硬件）
脱机装载固化程序（EPROM、E2PROM或FLASH 等），完成系统测试。
ADI公司的新一代SHARC处理器满足专业音频的所有需求
优 化 ， 与 以 往 的 S H A R C 处 理 器 相 比增 加 了 6 0 ％ ：指 令 操 作代 码 规 模 的减 小 ， 节 省 了 3 0 ％ 用 于 应 用 程 序
代码存储 的片上 存储器 。 A D S P 一 2 14 6 9 还 提供链路 口 ， 支持在两 个 S H A R C 处 理 器 之 间传输数据 ，并 为更
望其性质 、地 位 、 职能从法律上 得 到 明确 ，改善其发
展 的社 会 环 境 ， 强 化 自律行 为 切 ， 实理 顺 行 业 协 会 与
政府 、企业 的关 系 ，使行业 协会有法 可依 ，有章可 循 。
3 6 号文提 出在立 法 、 规划 、 标准等 9 个方面 ， 行
业协会可 以协助政府工 作 ， 但 因缺乏 实施 细则和配
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【日【日【l 】国 集 成 电 路
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产 业 发展
…
一
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二
决 改革发 展 中遇 到 的实 际 困难 与 问题 ， 为协会 成 长 营造 良好 的外部环 境 。 在 座 谈会 上 ， 各工 业 行业 协 会 负责人纷纷就这些 制约协会发展 的问题 提 出意见
基于SHARC系列DSP的数据接口板设计
程 。该接 口板具有性能可靠，功能强大等特点，并由于其具有模块化和通用性 ，使该接 口板具有可移植性 。
关键词 ：Ｓ ＡＲ Ｈ Ｃ：ＤＳ ；ＶＭＥ Ｐ ；接口板
大 多数 嵌 入 式微 处 理 器 系 统 的 设计 都涉 及 到 对 某种信 号进 行处 理 ，从 而得 到需 要 的输 出信 号 ，
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２０ 年第 ２期 ０７
声学与电子工程
总第 ８ ６期
基于 Ｓ Ａ Ｃ系列 Ｄ Ｐ的数据 接 口板设计 ＨＲ Ｓ
杭 娇
（ 第七一五研究所，杭 州，３ ０ １ ） １ ０ ２
摘 要：介绍 了一种采用 ＶＭＥ总线基 于 Ｓ Ａ Ｈ ＲＣ系列 ＤＳ Ｐ数据接 口板的 系统 设计。论述 了该数据接 口 板软硬件设计思想和具体实现方法 ，详细阐述 了该数据接 口板的基本组成 、工作原理 、器 件选型和软件编
物 理寻址 、总线 锁住 等 功 能 。 （ ）存 储 器 接 口包 括 ｌ片 ５ ２ ｋ 的 Ｆａｈ ２ １ ｌ ｓ
（Ｔ ９ ０ ０和 ｌ片 ２Ｍ 的 Ｓ ＡＭ（ ＤＩＬ ２ 存 Ａ ２Ｃ ４ ） Ｒ Ｅ ８ ３ ５ ２。 ｌ
储器 接 口设计 的 关键 是 时序 设计 ，在 ＤＳ Ｐ设计 中 ， Ｓ ＡＭ 是 最 常 用 的 存 储 器 ， 它采 用 标 准 的读 写 时 Ｒ 序 ， 具有 接 口简 单 ，访 问速 度 快 的 优 点 。在 选择
距离通 信 。软件 设计 也十 分 简捷 ，只需 要设 置寄存 器就 可 以完 成 数据 通信 。Ｓ ＡＲ Ｐ具有 两个独 Ｈ Ｃ ＤＳ 立的 同步 串 口， 由于 串 口支持 可变 的 串行 时钟 和帧 同步 ，所 以能兼 容各 种 系列 的 串行通信 协 议 ，并 为 工业 标 准 的数 据 转 换 器提 供 一 种 无 需 连接 逻 辑 的 硬 件接 口。系统 框 图如 图 ｌ 所示 。
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Engineer-to-Engineer Note EE-305更多关于ADI公司的DSP、处理器以及开发工具的技术资料，请访问网站：/ee-note 和/processor如需技术支持，请发邮件至processor.support@或processor.tools.support@基于SHARC®处理器的系统设计与调试作者：Aseem Vasudev Prabhugaonkar，Alberto Comaschi Rev 1- November 13, 2006 导言本文提供了关于SHARC处理器相关的系统设计的关键信息。
这些指导旨在帮助硬件工程师，固件或软件工程师减少设计周期。
以下的一些建议在各个SHARC处理器硬件参考手册中也有说明。
本文分为三部分：硬件电路设计指导，软件程序和窍门以及调试技巧。
除非特别说明，这些技巧适用于所有SHARC处理器。
硬件和电路板设计检查点这部分为电路板设计者提供技巧。
SPI接口ADSP-2126x和ADSP-21362/3/4/5/6 vs. ADSP-21367/8/9和ADSP-2137x SHARC 处理器的SPI引导接口以上列出的SHARC处理器都支持从SPI存储设备进行引导装载。
当配置为SPI flash启动时，它们能够从板上的SPI存储设备中进行应用程序镜像的引导装载。
大多数常用的SPI flash设备在上电后执行第一条指令前都需要一个片选信号的下降沿。
对于ADSP-2126x和ADSP-21362/3/4/5/6的SPI flash片选需要4.7KΩ上拉电阻。
因为没有内部上拉信号，这些处理器不能自动产生逻辑高/低转换，所以，在处理器驱动第一条指令之前，SPI flash片选信号可能处于逻辑低(或者未定义)的状态。
由于具有内部上拉电阻，ADSP-21367/8/9和ADSP-2137x处理器不再需要上拉电阻就可以保证SPI flash引导装载操作过程中所需的下降沿。
ST Microelectronics MP25P80串行flash设备就是有此要求的设备之一。
MOSI和MISOSPI接口要求所有MOSI管脚和MISO管脚分别连接在一起。
为了避免可能对管脚造成损坏，请检查是否有管脚被交换。
MISO与MISO，MOSI与MOSI相连接。
如果外设管脚的名字是DIN或DOUT，按照它们的主从功能进行连接。
恰当的原理图信号名字可以避免混淆。
Copyright 2008, Analog Devices, Inc. All rights reserved. Analog Devices assumes no responsibility for customer product design or the use or application of customers’ products or for any infringements of patents or rights of others which may result from Analog Devices’ assistance. All trademarks and logos are property of their respective holders. InformationJTAG设计和引导问题大部分系统最初都设计了JTAG连接，这样原型和预生产单元可以通过JTAG ICE(在线硬件仿真器)进行测试和调试。
这时，JTAG /TRST信号(TAP reset)是由ICE驱动。
然而，如果系统运行在由引导操作下的独立模式或ICE没有使用的时候，需将/TRST信号接地。
如果未将/TRST接地，将导致运行时引导失败或内存访问失败。
此外，因为SHARC处理器的该信号已有片上上拉电阻，不建议使用/TRST 的下拉电阻。
JTAG系统设计指导请参考Analog Device JTAG Emulation Technical Reference(EE-68)[1]。
双线接口(TWI)片上的双线接口是I2C兼容的外设。
因为SCL和SDA都是开漏极，所有TWI信号需要按照I2C标准增加上拉电阻。
(参照I2C标准和I2C兼容设备数据手册确定上拉电阻值)。
驱动/RESET输入避免使用RC(电阻/电容)电路驱动SHARC处理器的/RESET输入信号。
建议使用电源监控芯片驱动上电和手动/RESET信号。
RC网络与施密特触发电平门结合也可以驱动/RESET输入。
旁路电容在高速操作环境下，为内部供电选择适当的旁路电容很关键。
电容和电路上的多余寄生电感会降低高频环境下的效率。
当处理器工作在100MHz以上时，有两个问题是必须考虑的。
首先，电容应该体积小，同时引线短以减小电感。
大小为0402的表贴电容比大体积电容具有更好效果。
其次，小电容容易在LC电路中激起共震频率。
尽管几个0.1uF电容在50MHz以下工作正常，500MHz的VDD_INT首选0.1，0.01，0.001uF混合连接甚至100pF电容。
AVDD供电的滤波电路这部分适用于ADSP-2116x，ADSP-2126x和ADSP-21362/3/4/5/6的SHARC处理器。
这些器件的数据手册推荐为片上的PLL的AVDD供电提供滤波电路。
老版本数据手册建议使用10Ω串联电阻，为了更好的抗噪和PLL稳定性，现在采用高阻抗(600-1000Ω@100MHz)的铁氧体磁珠。
未用的输入信号决不允许未使用的处理器输入管脚悬空。
根据输入信号的活动极性，使用上拉或下拉电阻。
上拉电阻建议阻值为10KΩ，下拉电阻建议阻值为100Ω。
只有内部具有上拉或下拉电阻的输入管脚允许悬空。
请查阅器件芯片数据手册确定默认下哪些输入管脚有内部上拉/下拉电阻。
使信号线悬空，例如未使用的总线请求信号(/BRx)和主机突发请求(/HBR)悬空都可能导致引导失败和在应用程序运行期间的其它问题。
EZ-KIT Lite原理图EZ-KIT Lite®评估系统原理图是很好的入门参考。
因为EZ-KIT Lite是作为评估和开发使用，有时会增加额外的电路。
由于有时器件没有安装或者会增加一些器件以方便访问等原因，请仔细阅读EZ-KIT Lite开发板的原理图。
可以从网上获得SHARC处理器EZ-KIT Lite开发板的设计数据库，这包括设计，布线，制作和装配的所有电子信息：ftp:///pub/tools/Hardware/Reference_Designs.测试点和信号访问通过添加信号测试点可以帮助在原型板上调试处理器，信号例如CLKOUT/RSTOUT，SDRAM时钟(SDCLK)，/MSx内存页面选择，/BMS以及/RESET。
如果诸如引导模式(BOOTCFG)或者内核时钟速率(CLKCFG)的管脚是直接连到电源或者接地，则在BGA封装芯片上无法访问。
为了便于调试，使用上拉或下拉电阻而不要直接将信号接电源或地。
信号完整性技巧快速信号的上升时间和下降时间是信号完整问题的主要原因。
SHARC处理器管脚与管脚之间的边沿速率是不同的。
同样地，有的管脚比其它管脚对噪声和反射更敏感。
使用简单的信号完整性方法就能够避免引起外部时钟和同步信号的传输线上的反射。
下列外设和信号的短导线和串行终端十分关键：SPORT接口信号(TCLK，RCLK，RFS和TFS)：这些信号上的噪声和短脉冲会引起SPORT口功能失常。
征兆例如SPORT上锁状态，通道交换，通道移位和数据损坏都可能是由于这些信号线上的短脉冲引起的。
因此，未避免长导线或仿真预示的反射结果，在这些线上需要使用终端电阻。
CLKIN源端：使用无源晶振作为CLKIN的输入，应该根据晶体制造商的建议使用电容。
尽量采用基本模式晶振。
如果使用有源晶振作为CLKIN的输入，处理器的XTAL管脚悬空(不接)。
请参考数据手册上XTAL/CLKIN电路设计，使用推荐的器件值。
为避免将高速信号线靠近(下面)XTAL/CLKIN信号电路。
串话可能引入噪声，影响PLL的性能。
当使用外部振荡器驱动CLKIN，使用宽频振荡器减少由于时钟源引入的EMI.多SHARC处理器系统中，使用失真低的时钟缓存/驱动器，用单独时钟振荡器获得CLKIN信号。
SDRAM时钟，控制线，地址线以及数据线都可以从短导线和串行终端获益，以避免反射，降低不需要的EMI。
尽量避免使用芯片插座，例如内存芯片。
插座会因为额外的塑料降低信号完整性性能。
当信号具有多个源端时，保持短导线可能会比较困难，此时使用仿真比较合适。
IBIS模型能协助信号仿真，可从Analog Device的网站获得。
常规指导原则SHARC处理器上电：同时为两个电源供电(VDDINT[内核电源供电]和VDDEXT[IO电源供电])。
如果二者无法同时启动，在供电稳定的时间差不能超过数据手册上的说明。
(t IVDDEVDD[VDDINT 比VDDEXT超前的时间])。
复用信号：注意具有I/O功能的复用信号。
这些信号在/RESET以后具有默认功能;软件编程能实现默认功能和期望功能之间的转换。
从系统设计的观点来看，可能导致信号冲突。
例如下面的例子：□ ADSP-21367/8/9SHARC处理器，/MS2和/MS3与标志和中断管脚复用。
上电以后，信号配置为输入。
所以如果用作内存选择信号，这些信号需要使用上拉电阻避免外部端口冲突。
例如，/MS(bank1)用作外部flash存储器的引导启动。
与/MS2或/MS3接口的存储设备可能误会片选信号管脚上的逻辑电平，从而开始驱动总线，引起总线冲突。
□ 另一个例子是关于ADSP-2137xSHARC处理器的RSTOUT/CLKOUT信号与运行重启功能的复用(见图1)。
在/RESET信号启动时和启动后，该信号作为RSOUT功能。
执行代码将该信号配置成输入，运行重启信号。
当作为重启功能使用时，ADSP-2137x处理器的RSTOUT/CLKOUT信号应该由主机的开漏极输出驱动。
在上电时以及上电以后，除非软件把它配置成输入，执行重启信号，这个信号都是作为输出使用。
如果此时将它与活动主机的开漏级输出连接，可能导致冲突甚至损坏驱动器。
引导存储设备片选：ADSP-2106x和ADSP-2116x SHARC处理器具有驱动并行引导存储设备的专用信号(/BMS[字节内存选择])。
ADSP-2126x和ADSP-21362/3/4/5/6处理器没有专门的引导存储设备选择信号，所以，存储设备的选择需要通过处理器的并口地址驱动。
ADSP-21367/8/9和ADSP-2137x处理器的/MS1(内存Bank1片选)必须用作引导存储设备的选择信号。
引导从bank1开始。
ADSP-21367/8/9和ADSP-2137x处理器没有类似/BMS的专用信号。