Verilog行为仿真
vcs的仿真流程
vcs的仿真流程
VCS（Verilog Compiler Simulator，Verilog编译器和仿真器）是一款常用的硬件描述语言（HDL）仿真工具。
以下是VCS 的仿真流程：
1. 设计编写：使用硬件描述语言（一般是Verilog或SystemVerilog）编写设计代码，描述电子系统的行为模型和结构。
2. 编译：将设计代码输入VCS编译器进行编译，生成仿真所需的模块。
3. 链接：将编译生成的模块和其他库文件进行链接，生成仿真所需的可执行文件。
4. 仿真设置：配置仿真环境，包括定义输入文件、仿真时钟频率、仿真时长等参数。
5. 仿真运行：运行仿真程序，根据输入文件和时钟来模拟电路的行为，产生输出。
6. 波形查看：打开仿真产生的波形文件，可以观察电路中信号的变化和时序。
7. 仿真分析：对仿真结果进行分析，比较波形与预期结果，发现和调试设计中的问题。
8. 优化调试：根据仿真结果，修改设计代码，重新进行编译、链接和仿真，直到获得满意的结果。
9. 性能分析：对仿真的性能进行评估，包括仿真时间、内存占用等指标。
10. 验证验证：使用不同的测试用例对设计进行验证，以确保设计满足规格和要求。
11. 完成仿真：当设计达到预期的性能和功能时，完成仿真过程。
NC-Verilog仿真详解
NC-Verilog仿真详解ncverilog仿真详解发表在ASIC/FPGA/汇编, 学习笔记, 编程开发 | 由阿布 | ⼗⼀⽉26, 2011 | 0标签: ncverilog, 仿真数位IC⼯具简介——Simulator ⼯具ModelSimModelSim是Mentor公司所推出的软体, 主要⽤来当作VHDL的模拟器, 也是⽬前CIC在VHDL⽅⾯的主要的模拟软体;但ModelSim不仅⽀援VHDL的模拟,同样也可⽤来当Verilog的模拟器, 更进⼀步的, ModelSim也⽀援VHD&Verilog的混合模拟, 这对於单晶⽚系统(SoC)的发展上, 矽智产(IP)是来源来⾃不同的地⽅, 有些矽智产是采⽤VHDL描述,有些是Verilog描述, 因此这是不可或缺的功能. 所以CIC引进ModelSim这⼀套软体.NCSimNC-SIM 为Cadence 公司之VHDL与Verilog混合模拟的模拟器(simulator),可以帮助IC 设计者验证及模拟其所⽤VHDL与Verilog混合计设的IC功能.NCVerilogNC-Verilog 为Cadence 公司之Verilog 硬体描述语⾔模拟器(simulator),可以帮助IC 设计者验证及模拟所设计IC 的功能.使⽤NC-Verilog软体,使⽤者必须使⽤Verilog 硬体描述语⾔的语法来描述所要设计的电路.VCSVCS 为Synopsys 公司之Verilog 硬体描述语⾔模拟器(simulator),可以帮助IC设计者验证及模拟所设计IC 的功能.使⽤VCS 软体,使⽤者必须使⽤Verilog 硬体描述语⾔的语法来描述所要设计的电路.ncverilog使⽤ncverilog是shell版的，nclaunch是以图形界⾯为基础的，⼆者调⽤相同内核；ncverilog的执⾏有三步模式和单步模式，在nclaunch中对应multiple step和single stepncverilog的三步模式为：ncvlog(编译) ncelab(建⽴snapshot⽂件) ncsim(对snapshot⽂件进⾏仿真)基于shell的ncverilog操作(尤其是单步模式)更适合于⼤批量操作ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看⽅式三命令模式：ncvlog -f run.fncelab tb -access wrcncsim tb -gui第⼀个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb⽂件放在⾸位，这样可以避免出现提⽰timescale 的错误注意：ncvlog执⾏以后将产⽣⼀个名为INCA_libs的⽬录和⼀个名为worklib的⽬录第⼆个命令中，access选项是确定读取⽂件的权限。
Modelsim NC-Verilog仿真理解
Modelsim/NC-Verilog仿真理解仿真（Simulation），也称为模拟，是对所有集成电路或系统的一种检测方法。
用户可以在设计过程中对整个系统和部分模块进行仿真，即在计算机上用仿真软件验证功能是否正确、各部分的时序配合是否正确。
如果有问题可以随时进行修改，从而避免逻辑错误。
高级的仿真软件还可以整个系统设计性能进行评估。
设计规模越大就越需要进行仿真。
仿真包括功能仿真和时序仿真。
在设计输入阶段按进行仿真，不考虑信号延时等因素成为功能仿真，又称前仿真；时序仿真又称为后仿真，他在选择了具体器件并完成了布局布线以后进行的含定时关系的仿真。
由于不同器件的内部延时不同，不同的布局、布局方案也给延时造成了很大的影响，因此在设计实现后，对网络和逻辑块进行延时仿真，分析定时关系，估计设计性能非常有必要。
要进行电路仿真必须有仿真器的支持。
常用的Verilog仿真器有：ModelSim、Verilog-XL、NC-Verilog和VCS等。
下面我们简单介绍下我们常用到的ModelSim、NC-Verilog两款仿真软件特点、区别。
一、ModelSimModelSim是Mentor Graphics子公司ModelSim Technology的产品，是业界优秀的HDL 语言仿真软件之一，它是编译型的VerilogHDL/VHDL混合仿真器。
MoselSim可以在同一设计中单独或混合使用Verilog HDL和VHDL，允许Verilog HDL模块调用VHDL的实体，或用VHDL模块调用Verilog HDL的实体。
由于ModelSim是编译型仿真器，使用编译后的HDL 库进行仿真，因此在进行仿真前，必须所有待仿真的HDL文件编译成为HDL仿真库，在编译时使源文件获得优化，提高了仿真速度。
Model Sim只完成逻辑功能的仿真，并不考虑具体使用什么器件，学习HDL或者设计逻辑的时候compile一次所用的时间很短，便于调试找出逻辑的错误。
verilog仿真课程设计
verilog仿真课程设计一、教学目标本课程的教学目标旨在让学生掌握Verilog仿真基本原理和方法，具备使用Verilog进行数字电路设计和仿真的能力。
知识目标：使学生了解Verilog语言的基本语法、数据类型、运算符、表达式以及常用的建模方法。
技能目标：培养学生运用Verilog进行数字电路设计、仿真和测试的能力，能够独立完成简单的数字系统设计。
情感态度价值观目标：培养学生对电子信息科学的兴趣，提高学生创新实践能力，培养学生团队合作精神。
二、教学内容本课程的教学内容主要包括Verilog语言的基本语法、数据类型、运算符、表达式、建模方法以及数字电路的设计与仿真。
1.Verilog语言基本语法：介绍Verilog模块的结构、参数、端口以及语句的书写规范。
2.数据类型和运算符：讲解Verilog中的基础数据类型、复合数据类型以及常用运算符。
3.表达式：讲解Verilog中的算术表达式、关系表达式和逻辑表达式。
4.建模方法：介绍Verilog中的线网建模、模块实例化以及参数传递。
5.数字电路设计与仿真：以实例形式讲解如何使用Verilog进行组合逻辑电路、时序逻辑电路以及复杂数字系统的设计与仿真。
三、教学方法为提高教学效果，本课程将采用讲授法、案例分析法、实验法等多种教学方法相结合。
1.讲授法：通过讲解Verilog语言的基本语法、数据类型、运算符、表达式以及建模方法，使学生掌握理论知识。
2.案例分析法：通过分析实际案例，让学生了解Verilog在数字电路设计与仿真中的应用。
3.实验法：安排实验课程，让学生动手实践，巩固所学知识，提高实际操作能力。
四、教学资源为实现教学目标，我们将为学生提供丰富的教学资源，包括教材、参考书、多媒体资料以及实验设备。
1.教材：选用权威、实用的Verilog教材，为学生提供系统性的理论知识学习。
2.参考书：推荐学生阅读相关Verilog参考书籍，拓展知识面。
3.多媒体资料：制作精美的PPT课件，为学生提供直观的学习体验。
NC-verilog 仿真教程和实验实例
Cadence IC设计实验实验六 NC-Verilog Simulator实验实验目的：NC_verilog仿真器的使用，包括编译、运行和仿真。
预备工作：cp /eva01/cdsmgr/ training_IC_data/NCVlog_5_0.tarZ .tar -vxfZ NCVlog_5_0.tarZLab1。
运行一个简单的Verilog设计[1]、设置设计环境1．cd NCVlog_5_0/lab1-mux这个目录包含了用来描述一个多路选择器和其测试平台的verilog 模块。
以下是mux_test.v模块内功能模块的端口框图。
建议：如果有时间，你最好看一看各模块（module）的Verilog代码！2．创建cds.lib文件，vi cds.lib（回车）按小写”i”切换到编辑模式，在其中写入：Define lab1muxlib ./lab1-mux.lib有关vi的编辑命令，请参阅相关资料。
如”Esc”键切换到命令状态，在命令状态下，”x”是删除当前字符，”a”是在当前光标后写入，”:wq”是存盘退出，”:!q”是不保存退出。
存盘退出3．创建（库）文件夹（即目录）：mkdir lab1-mux.lib (回车)4．类似步骤1，创建hdl.var文件，在其中写入：Define WORK lab1muxlib存盘退出5．查看verilog源文件。
mux.v是2选1多路选择器MUX2_1 的门级建模源文件，mux_test.v是mux.v的测试台，包含了输入激励信号和监控程序运行的任务语句。
[2]、编译源文件（ncvlog命令）：当前目录应为。
/你的学号/NCVlog_5_0/lab1-mux。
1．ncvlog mux.v –messages ，这条指令是编译mux.v。
2．vi hdl.var打开hdl.var文件，在其中添加：Define NCVLOGOPTS –messages 存盘退出注：用NCVLOGOPTS变量定义常用的ncvlog命令行操作，从而避免每次都敲入同样的命令行。
verilog仿真流程
verilog仿真流程When it comes to the verilog simulation process, it is important to understand the various steps involved in ensuring a successful simulation. Verilog is a hardware description language that is commonly used in the design and verification of digital circuits. The simulation process is essential for testing the functionality of the design and identifying any potential issues before the actual hardware implementation.The first step in the verilog simulation process is to write the verilog code for the digital circuit. This involves describing the behavior of the circuit using verilog constructs such as modules, signals, and processes. It is important to ensure that the code is written accurately and efficiently to avoid any errors during the simulation.Once the verilog code is written, the next step is to compile the code using a verilog compiler. The compilertranslates the verilog code into a format that can be understood by the simulation tool. During the compilation process, the compiler checks for syntax errors and other issues that may prevent the code from being successfully simulated.After the code is compiled, the next step is to set up the simulation environment. This involves specifying the simulation parameters such as the input stimulus, simulation time, and any other relevant settings. It is important to carefully configure the simulation environment to ensure that the desired behavior of the circuit is accurately captured during the simulation.Once the simulation environment is set up, the next step is to run the simulation using a verilog simulator. The simulator executes the verilog code and simulates the behavior of the digital circuit based on the specified input stimulus. During the simulation, it is important to monitor the output waveforms and other relevant data to verify the functionality of the design.After the simulation is complete, the next step is to analyze the simulation results. This involves examining the output waveforms and other relevant data to identify any potential issues or discrepancies in the behavior of the circuit. If any issues are identified, it may be necessaryto make changes to the verilog code and re-run thesimulation to verify the effectiveness of the modifications.In conclusion, the verilog simulation process is a critical step in the design and verification of digital circuits. By following the necessary steps such as writing the verilog code, compiling the code, setting up the simulation environment, running the simulation, and analyzing the results, it is possible to ensure the functionality and reliability of the design before proceeding to the actual hardware implementation. The simulation process requires careful attention to detail and thorough analysis to identify and address any potential issues, ultimately leading to a successful and reliable digital circuit design.。
verilog仿真验证流程
verilog仿真验证流程Verilog simulation verification flow is a crucial step in the development process of digital designs. It ensures that the design functions as expected before moving on to the implementation stage. The process involves writing testbenches to stimulate the design and check its outputs against the expected results. This iterative process helps uncover bugs and issues early on, saving time and effort in the long run.Verilog仿真验证流程在数字设计开发过程中是一个至关重要的步骤。
它确保设计在进入实现阶段之前能如预期地工作。
该过程涉及编写测试平台来激励设计并检查其输出与预期结果是否一致。
这个迭代过程有助于及早发现错误和问题，从而节省时间和精力。
When it comes to Verilog simulation verification flow, there are several key components to consider. First, the design under test (DUT) should be thoroughly understood to create effective testbenches. Understanding the functionality and expected behavior of the DUT is crucial in writing stimuli that will exercise all aspects of the design. Next, the testbench itself needs to be carefully crafted toensure comprehensive coverage of the design. This includes creating test cases that cover both typical and edge-case scenarios to verify the robustness of the design.说到Verilog仿真验证流程，有几个关键组成部分需要考虑。
modelsim进行verilog的仿真---（Quartus中调用RTL仿真）
modelsim进⾏verilog的仿真---（Quartus中调⽤RTL仿
真）
RTL即寄存器Register Transfer level，译为寄存器传输级，在quartus II的tool⼯具栏⾥有⼀个选项：Run EDA Simulation tool->Run RTL Simulation，我⼀直没弄明⽩这个和功能仿真有什么区别，下⾯开始通过实践来确定⼀下这个两者有什么不同吧。
还是以⼀个D触发器为例，源码在功能仿真的⽂章⾥已经有了，下⾯进⾏设置：在quartus II中新建⼀个⼯程，添加simualte1.v和testbetch1.v到⼯程中，然后设置simulate1为顶层⼊⼝⽂件。
接下来点击Assignment->setting..，然后点击EDA Tool Setting->simulation，如图进⾏设置
点击test Benches按钮，然后如下图点击new：
按照下⾯进⾏设置：
设置好了就⼀路点OK回到quartus主界⾯，然后ctrl+K或者processing->start->analysis & sythesis，然后点击Tool->Run EDA Simulation tool->Run RTL Simulation,quartus会⾃动调⽤modelsim进⾏仿真，仿真图如下：
发现没有，跟功能仿真时⼀样的，由此可见RTL级仿真也就是功能仿真，只不过在quartus⾃带仿真中需先⽣成功能仿真⽹表，然后进⾏功能仿真。
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测试程序TestBench 测试程序
一个完整的简单例子 test fixture
•Hale Waihona Puke 被测试器件DUT是一个二选一多路器。测试程序(test fixture)提 是一个二选一多路器。测试程序 被测试器件 是一个二选一多路器 提 供测试激励及验证机制。 供测试激励及验证机制。 Test fixture使用行为级描述，DUT采用门级描述。下面将给出 使用行为级描述， 采用门级描述。 使用行为级描述 采用门级描述 Test fixture的描述、DUT的描述及如何进行混合仿真。 的描述、 的描述及如何进行混合仿真。 的描述 的描述及如何进行混合仿真
4．$finish与$stop ． 与
系统任务$finish与$stop用于对仿真过程进行控制，分 与 用于对仿真过程进行控制， 系统任务 用于对仿真过程进行控制 别表示结束仿真和中断仿真。 别表示结束仿真和中断仿真。 $finish与$stop 的使用格式如下： 的使用格式如下： 与 $stop; $stop(n); $finish; $finish(n); n是$finish和$stop的参数，n 可以是 、1、2等值，分 的参数， 可以是0、 、 等值 等值， 是 和 的参数 别表示如下含义。 别表示如下含义。 0：不输出任何信息； ：不输出任何信息； 1：给出仿真时间和位置； ：给出仿真时间和位置； 2：给出仿真时间和位置，还有其他一些运行统计数据。 ：给出仿真时间和位置，还有其他一些运行统计数据。
例子中， s说明为reg类数据 说明为reg类数据。 例子中，a, b, s说明为reg类数据。reg 类数据是寄存器类数据信号， 类数据是寄存器类数据信号，在重新赋值 前一直保持当前数据。 前一直保持当前数据。 用于指示等待5个时间单位。 #5 用于指示等待5个时间单位。 是结束仿真的系统任务。 $finish是结束仿真的系统任务。
为什么没 有端口？ 有端口？
// Instantiate modules
// Apply stimulus
// Display results
由于testfixture是最顶层模 是最顶层模 由于 不会被其它模块实例化。 块，不会被其它模块实例化。 因此不需要有端口。 因此不需要有端口。
endmodule
格式控制符
格式控制符 %h或%H 或 %d或%D 或 %o或 %o或%O %b或%B 或 %c或%C 或 %v或%V 或 %m或%M 或 %s或%S 或 %t或%T 或 说明 转义字符 以16进制形式显示 进制形式显示 \n 以10进制形式显示 进制形式显示 \t 8进制形式显示 以8进制形式显示 以2进制形式显示 进制形式显示 以ASCII字符形式显示 字符形式显示 显示net型数据的驱动强度 型数据的驱动强度 显示 显示层次名 以字符串形式输出 以当前的时间格式显示 \\ \“ \ ddd %%
完整的Test Fixture
module testfixture; 结果输出 // 数据类型说明 0 o= 0 a= 0 b= 1 reg a, b, s; wire o; 5 o= 0 a= 0 b= 0 // MUX实例化 实例化 10 o= 1 a= 0 b= 1 MUX2_1 mux (o, a, b, s); // 施加激励 15 o= 1 a= 1 b= 1 initial begin a = 0; b = 1; s = 0; #5 b = 0; #5 b = 1; s = 1; #5 a = 1; #5 $finish; end // 显示结果 initial $monitor($time,," o=%b a=%b b=%b s=%b", o, a, b, s); endmodule
s= 0 s= 0 s= 1 s= 1
系统任务与系统函数
系统任务和系统函数一般以符号“ 开头 例如： 开头。 ◆ 系统任务和系统函数一般以符号“$”开头。例如： $monitor，$finish等。 ， 等 使用不同的Verilog仿真工具（如：VCS、Verilog-XL、 仿真工具（ ◆ 使用不同的 仿真工具 、 、 ModelSim等）进行仿真时，这些系统任务和系统函数在 等 进行仿真时， 使用方法上可能存在差异，应根据使用手册来使用。 使用方法上可能存在差异，应根据使用手册来使用。 一般在intial或always过程块中，调用系统任务和系统 过程块中， ◆ 一般在 或 过程块中 函数。 函数。 用户可以通过编程语言接口（ ◆ 用户可以通过编程语言接口（PLI）将自己定义的系统 ） 任务和系统函数加到语言中，以进行仿真和调试。 任务和系统函数加到语言中，以进行仿真和调试。
Test Fixture — 如何说明实例
module MUX2_1 (out, a, b, sel); // Port declarations module testfixture; output out; // Data type declaration input a, b, sel; wire out, a, b, sel; wire sel_, a1, b1; // Instantiate modules // The netlist MUX2_1 mux (o, a, b, s); not (sel_, sel); and (a1, a, sel_); // MUX2_1 mux (.out(o), .a(a), .b(b), .sel(s)); and (b1, b, sel); // Apply stimulus or (out, a1, b1); endmodule // Display results MUX的实例化语句包括： MUX的实例化语句包括： 的实例化语句包括 • 模块名称：与引用模块相同 模块名称： endmodule • 实例名称：任意，但要符合标记命名规则 实例名称：任意， • 端口列表：与引用模块的次序相同 端口列表：
•
// The netlist not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1); endmodule 已定义的 Verilog基 基 本单元的 实例
Test Fixture template
module testfixture; // Data type declaration
Test fixture 激励描述
module testfixture; // Data type declaration reg a, b, s; wire o; // MUX instance MUX2_1 mux (o, a, b, s); // Apply stimulus initial begin a = 0; b = 1; s = 0; #5 b = 0; • #5 b = 1; s = 1; #5 a = 1; #5 $finish; end • // Display results • endmodule Time 0 5 10 15 Values a b s 0 1 0 0 0 0 0 1 1 1 1 1
6．$random 和文件操作 ．
$random： ： 产生随机数的系统函数，每次调用该函数将返回一个32 产生随机数的系统函数，每次调用该函数将返回一个 位的随机数，该随机数是一个带符号的整数。 位的随机数，该随机数是一个带符号的整数。
一般用法为： 一般用法为： $random % b 其中b>0，它给出了一个范围在0~b-1之间的随机数。 ，它给出了一个范围在 之间的随机数。 其中 之间的随机数 $random%15通过位拼接操作，产生一个0~14之间的随机数。 通过位拼接操作，产生一个 之间的随机数。 通过位拼接操作 之间的随机数
3．$time与$realtime ． 与
$time、$realtime是属于显示仿真时间标度的系统函数。 、 是属于显示仿真时间标度的系统函数。 是属于显示仿真时间标度的系统函数 这两个函数被调用时， 这两个函数被调用时，都返回当前时刻距离仿真开始时 刻的时间量值。 刻的时间量值。 $time 函数以 位整数值的形式返回模拟时间， 函数以64位整数值的形式返回模拟时间 位整数值的形式返回模拟时间， $realtime 函数则以实数型数据返回模拟时间。 函数则以实数型数据返回模拟时间。
文件操作： 文件操作：
语言类似， 也提供了很多文件输出类的系统任务， 与c 语言类似，Verilog也提供了很多文件输出类的系统任务，可 也提供了很多文件输出类的系统任务 将结果输出到文件中。这类任务有： 将结果输出到文件中。这类任务有： $fopen用于打开某个文件并准备写操作， 用于打开某个文件并准备写操作， 用于打开某个文件并准备写操作 $fclose用于关闭文件， 用于关闭文件， 用于关闭文件 $fdisplay、$fwrite、$fmonitor等系统任务则用于把文本写入文 、 、 等系统任务则用于把文本写入文 件。
转义字符
说明 换行 TAB键 键 符号\ 符号 符号“ 符号“ 八进制数ddd对应的 对应的ASCII字符 八进制数 对应的 字符 符号% 符号
2．$monitor与$strobe ． 与
$monitor、$strobe与$display、$write一样也是属 、 与 、 一样也是属 于输出控制类的系统任务， 于输出控制类的系统任务，$monitor与$strobe都提供 与 都提供 了监控和输出参数列表中字符或变量的值的功能，其使 了监控和输出参数列表中字符或变量的值的功能， 用格式为： 用格式为： $monitor(“格式控制符”，输出变量名列表); 格式控制符” 输出变量名列表 格式控制符 $strobe(“格式控制符”，输出变量名列表); 格式控制符” 输出变量名列表 格式控制符 这里的格式控制符、输出变量名列表与 这里的格式控制符、输出变量名列表与$display和 和 $write中定义的完全相同。 中定义的完全相同。 中定义的完全相同