计算机组成原理第八章课后部分答案
计算机组成原理课后习题答案(5-8)(白中英)
第五章1. IR、AR、DR、AC2. STA R1，(R2)4.5.T 1 = T 2 = 2112213 T 1用与门实现，T 2和T 3则用C 2的Q 端和C 1的Q 端加非门实现，其目的在于保持信号输出时延时间的一致性并与环形脉冲发生器隔离。
T 3 T 2 T 18*)13*80(=+ 7. M = GS3 = H+D+FS2 = A+B+H+D+E+F+G S1 = A+B+F+G C = H+D+Ey+Fy+G φ8. 经分析，（d, i, j ）和（e, f, h ）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, b, c, g四个微命令信号可进行直接控制，其整个控制字段组成如下：a b c g01d10 i 10 f11 j 11 h9. P1 = 1，按IR6、IR5转移P2 = 1，按进位C转移C，D外，11. (1)故该字段为4（48-4-9）=35(2)址字，存器。
地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。
就是说，此处微指令的后继地址采用断定方式。
12. (1)流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性ns i 100}max{==ττ(2)(3) 13. (1)(2)H (3)17.415205*20)1(=-+=-+==ττn K K n Tp Ts S 14.WBEX ID IF空间S时间T 1 2 3 4 5 6 7 8I 1I 1I 1I 1I 2I 2I 2I 2非流水线时间图WBEXID IF 空间S时间T 1 2 3 4 5 6 7 8I 1I 1I 1I 1I 2I 2I 2I 2流水线时间图I 3I 3I 3I 3I 4I 4I 4I 4I 5I 5I 5I5如上两图所示，执行相同的指令，在8个单位时间内，流水计算机完成5条指令，而非流水计算机只完成2条，显然，流水计算机比非流水计算机有更高的吞吐量。
计算机组成原理课后习题-参考答案
习题参考答案
5-2：计算机为什么要设置时序部件？ 周期、节拍、脉冲三级时序关系如何 表示？
一条指令运行的各种操作控制信号在时间上有严格 的定时关系， 的定时关系，时序部件用以控制时序以保证指令 的正确执行。 的正确执行。 将指令周期划分为几个不同的阶段， 将指令周期划分为几个不同的阶段，每个阶段称为 一个机器周期。 一个机器周期。 一个机器周期又分为若干个相等的时间段， 一个机器周期又分为若干个相等的时间段，每个时 时间段称为一个时钟周期（节拍）。 时间段称为一个时钟周期（节拍）。 在一个时钟周期（节拍）内可设置几个工作脉冲， 在一个时钟周期（节拍）内可设置几个工作脉冲， 用于寄存器的清除、接收数据等工作。 用于寄存器的清除、接收数据等工作。
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习题什么特点？
依据控制器中的时序控制部件和微操作控制信号形 成部件的具体组成与运行原理不同，通常把控制 成部件的具体组成与运行原理不同， 器区分为微程序控制器和硬布线控制器两大类。 器区分为微程序控制器和硬布线控制器两大类。 微程序控制方式是用一个ROM做为控制信号产生 微程序控制方式是用一个 做为控制信号产生 的载体， 中存储着一系列的微程序， 的载体，ROM中存储着一系列的微程序，组成微 中存储着一系列的微程序 程序的微指令代码产生相应的操作控制信号， 程序的微指令代码产生相应的操作控制信号，这 是一种存储逻辑型的控制器。方便修改和扩充， 是一种存储逻辑型的控制器。方便修改和扩充， 但指令执行速度较慢。 但指令执行速度较慢。 硬布线控制方式采用组合逻辑电路实现各种控制功 在制造完成后， 能，在制造完成后，其逻辑电路之间的连接关系 就固定下来，不易改动。其运行速度快， 就固定下来，不易改动。其运行速度快，但构成 复杂。 复杂。
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习题参考答案
《计算机组成原理》课后习题答案
第1章计算机组成原理考试大纲第一章计算机体系结构和计算机组成冯。
诺伊曼体系的特点Amdahl定律第二章数制和数制转换各种码制的表示和转换浮点数的表示补码加减法布思算法浮点数的加减法海明码的计算练习：5，6，7，8，101、已知X=19，Y=35，用布思算法计算X×Y和X×(-Y)。
2、使用IEEE 754标准格式表示下列浮点数：-5，-1.5，1/16，-6，384，-1/32。
3、已知X=-0.1000101×2-111，Y=0.0001010×2-100。
试计算X+Y，X-Y，X×Y和X/Y。
4、某浮点数字长12位，其中阶符1位，阶码数值3位，尾符1位，尾数数值7位，阶码和尾数均用补码表示。
它所能表示的最大正数是多少？最小规格化正数是多少？绝对值最大的负数是多少？5、求有效信息位为01101110的海明码校验码。
第三章练习：5解释下列概念：PROM，EPROM，E2PROM，Flash memory，FPGA，SRAM和DRAM。
第四章总线的分类总线操作周期的四个传输阶段总线仲裁的概念及其分类异步通信方式的种类总线的最大传输率第五章存储器的分类存储容量的扩展RAID的概念、特点以及分类Cache的地址映射Cache的写策略Cache的性能分析3C练习：4，5，71．一个容量为16K×32位的存储器，其地址线和数据线的总和是多少?用下列存储芯片时，各需要多少片?1K×4位，2K×8位，4K×4位，16K×l位，4K×8位，8K×8位2．现有1024×l的存储芯片，若用它组成容量为16K×8的存储器。
(1)实现该存储器所需的芯片数量?(2)若将这些芯片分装在若干块板上，每块板的容量为4K×8，该存储器所需的地址线总数是多少?几位用于选片?几位用作片内地址?(3)画出各芯片的连接逻辑图。
计算机组成原理第8章习题指导
第8章CPU的结构和功能例8.1假设指令流水线分取指（IF）、译码（ID）、执行（EX）、回写（WR）四个过程段，共有10条指令连续输入此流水线。
（1）画出指令周期流程。
（2）画出非流水线时空图。
（3）画出流水线时空图。
（4）假设时钟周期为100ns，求流水线的实际吞吐率。
（5）求该流水处理器的加速比。
解:（1）根据指令周期包括IF、ID、EX、WR四个子过程，图8.1（a）为指令周期流程图。
（2）非流水线时空图如图8.1（b）所示。
假设一个时间单位为一个时钟周期，则每隔4个时钟周期才有一个输出结果。
（3）流水线时空图如图8.1（c）所示。
由图可见，第一条指令出结果需要4个时钟周期。
当流水线满载时，以后每一个时钟周期可以出一个结果，即执行完一条指令。
(a)指令周期流程(b) 非流水线时空图(c) 标准流水线时空图图8.1 例8.1答图（4）由图8.1（c）所示的10条指令进入流水线的时空图可见，在13个时钟周期结束时，CPU执行完10条指令，故实际吞吐率为：10/(100ns×13) ≈ 0.77×107条指令/秒（5）在流水处理器中，当任务饱满时，指令不断输入流水线，不论是几级流水线，每隔一个时钟周期都输出一个结果。
对于本题四级流水线而言，处理10条指令所需的时钟周期数为T4 = 4 +（10 −1）= 13。
而非流水线处理10条指令需4×10 = 40个时钟周期。
故该流水处理器的加速比为40 ÷13 ≈ 3.08 例8.2设某机有四个中断源1、2、3、4，其硬件排队优先次序按1→2→3→4降序排列，各中断源的服务程序中所对应的屏蔽字如表8.1所示。
表8.1 例8.2各中断源对应的屏蔽字中断源 屏蔽字1 2 3 41 1 1 0 12 0 1 0 03 1 1 1 14 0 1 0 1（1）给出上述四个中断源的中断处理次序。
（2）若四个中断源同时有中断请求，画出CPU执行程序的轨迹。
计算机组成原理课后答案(第二版)_唐朔飞_第八章
t
26. 设某机配有A、B、C三台设备， 其优先级按A→B→C降序排列，为改 变中断处理次序，它们的中断屏蔽字 设置如下：
设备 A B C 屏蔽字 111 010 011
请按下图所示时间轴给出的设备 请求中断的时刻，画出CPU执行程序 的轨迹。设A、B、C中断服务程序的 执行时间均为20s。
向量编码器——向量中断时，用 来产生向量地址； 中断允许触发器（EINT）—— CPU中的中断总开关，完成开、关中 断状态的设置； 中断标记触发器（INT）——用来 建立中断周期状态。INT=1，表示进 入中断周期，即开始执行中断隐指令； 中断屏蔽触发器——对于可屏蔽 的中断源进行开、关中断操作，可视 为各中断源的中断分开关； 采用程序中断技术时，指令系统 中往往有相关指令支持。常见的指令 有：开中断、关中断、中断返回等。
17. 在中断系统中，INTR、INT、 EINT这三个触发器各有何作用？ 解：INTR——中断请求触发器，用 来登记中断源发出的随机性中断请求信号， 以便为CPU查询中断及中断排队判优线路 提供稳定的中断请求信号； EINT——中断允许触发器，CPU中 的中断总开关。当EINT=1时，表示允许 中断（开中断），当EINT=0时，表示禁 止中断（关中断）。其状态可由开、关中 断等指令设置； INT——中断标记触发器，控制器时 序系统中周期状态分配电路的一部分，表 示中断周期标记。当INT=1时，进入中断 周期，执行中断隐指令的操作。
4. 设CPU内有下列部件：PC、IR、 SP、AC、MAR、MDR和CU，要求： （1）画出完成间接寻址的取数指 令LDA@X（将主存某地址单元X的内 容取至AC中）的数据流（从取指令开 始）。 （2）画出中断周期的数据流。 解：CPU中的数据流向与所采用 的数据通路结构直接相关，不同的数 据通路中的数据流是不一样的。常用 的数据通路结构方式有直接连线、单 总线、双总线、三总线等形式，目前 大多采用总线结构，直接连线方式仅 适用于结构特别简单的机器中。
计算机组成原理课后参考答案(部分)
A2A1A0 连 3-8 译码器的 C、B、A 端， M / IO 通过非门连译码器的 G2A 非和 G2B 非使能端，译码器的
G1 使能端接+5V 电源。 （5）CPU 和存储芯片的连接图：略
4.28 设主存容量为 256K 字，Cache 容量为 2K 字，块长为 4。
（1）设计 Cache 地址格式，Cache 中可装入多少块数据？ （2）在直接映射方式下，设计主存地址格式。 （3）在四路组相联映射方式下，设计主存地址格式。
Cache 块号 字块内地址
9位
2位
（2）根据主存容量为 256K 字=218，得主存字地址为 18 位。在直接映射方式下，主存字块标记为 18-11=7， 故主存地址格式为：
主存字块标记 7位
Cache 字块地址 字块内地址
9位
2位
第 3 页 共 19 页
3
（3）根据四路组相联的条件，一组内有 4 块，得 Cache 共分 512/4=128=2q 组，即 q=7，主存字块标 记为 18-q-b=18-7-2=9 位，其地址格式为：
16K ´ 32位
（5）当选用 4K×8 位的存储芯片时，需要 4K ´ 8位 =16 片。
16K ´ 32位
（6）当选用 8K×8 位的存储芯片时，需要 8K ´ 8位 =8 片。
计算机组成原理课后答案
计算机组成原理课后答案习题解答第一章思考题与习题1．什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？计算机系统是指计算机硬件、软件和数据通信设备的物理或逻辑的综合体。
硬件即指计算机的实体部分。
软件是由计算机运行所需的程序及相关文档硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要4．如何理解计算机组成和计算机体系结构？计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，即概念性的结构与功能特性，通常是指用机器语言编程的程序员所看到的传统机器的属性，包括指令集、数据类型、存储器寻址技术、I/O 机理等等计算机组成是指如何实现计算机体系结构所体现的属性，它包含了许多对程序员来说是透明的硬件细节。
5．冯·诺依曼计算机的特点是什么？(1) 计算机由运算器、存储器、控制器和输入设备、输出设备五大部件组成(2) 指令和数据以同等的地位存放于存储器内，并可以按地址寻访(3) 指令和数据均可以用二进制代码表示(4) 指令由操作码和地址码组成(5) 指令在存储器内按顺序存放。
(6) 机器以运算器为中心。
6．画出计算机硬件组成框图，说明各部件的作用及计算机硬件的主要技术指标。
硬件的主要技术指标：(1) 机器字长：指 CPU 一次能处理数据的位数，通常与 CPU 的寄存器位数有关(2) 存储容量：包括主存容量和辅存容量，存放二进制代码的总数＝存储单元个数×存储字长(3) 运算速度：主频、Gibson 法、MIPS 每秒执行百万条指令、CPI 执行一条指令所需时钟周期数、FLOPS 每秒浮点运算次数7．解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。
主机——是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；CPU——中央处理器，是计算机硬件的核心部件，由运算器+控制器组成；存储字长——存储器一次存取操作的最大位数；存储容量——存储器中可存二进制代码的总量；机器字长——CPU能同时处理的数据位数；等于处理器内部寄存器位数指令字长——一条指令包含的二进制代码位数；8．解释下列英文代号：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS。
计算机组成原理第8章汇总
2020年10月3日
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根据系统配置的不同，多级中断还可以分为一维 多级中断和二维多级中断。
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8.3 DMA方式 8.3.1 DMA(直接内存访问)的基本概念
DMA是一种完全由硬件执行I/O交换的工作方式。 CPU与外设交换信息时，DMA控制器完全接管CPU对总 线的控制权，数据交换不经过CPU，而直接在内存和 I/O设备之间进行。
D.DMA
11.DMA访问主存时，向CPU发出请求，获得总线使用权时再进行访存，这种
情况称为( )。
பைடு நூலகம்
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A.停止CPU访问主存
5.在DMA传送期间，总线控制权通常由( )。
A.CPU掌握
B.DMA控制器掌握
C.主存掌握
D.外部设备掌握
6.下列选项中，( )不是发生中断请求的条件。
A.一条指令执行结束
B.一次I/O操作结束
C.机器内部发生故障
D.一次DMA操作结束
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7.下列说法正确的是( )。
A.程序中断过程是由硬件和中断服务程序共同完成的
计算机组成原理
第八章 CPU与外界交换信息的方式
2020年10月3日
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8.1 程序查询方式 8.1.1 设备编址 1.统一编址。I/O设备中的控制寄存器、数据寄存器 等设备，与内存单元联合一起编址。 2.单独编址。内存单元和I/O设备分开编址，访存和 访问I/O设备时，各自使用具有不同OP的指令。 8.1.2 程序查询方式的接口
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①数组多路通道。 ②字节多路通道。
2020年10月3日
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计算机组成原理第八章课后部分答案
8.1CPU 有哪些功能？画出其结构框图并简要说明每个部件的作用。
解：CPU的主要功能是执行存放在主存储器中的程序即机器指令.CPU是由
控制器和运算器.
ALU：实现算逻运算
寄存器：存放操作数
CU ：发出各种操作命令序列的控制部件
中断系统：处理异常情况和特殊请求
8.2什么是指令周期？指令周期是否有一个固定值？为什么？解：指令周
期：指取出并执行完一条指令所需的时间。
由于计算机中各种指令执行所需的时间差异很大，因此为了提高
CPU 运行效率，即使在同步控制的机器中，不同指令的指令周期长
度都是不一致的，也就是说指令周期对于不同的指令来说不是一个
固定值。
8.3画出指令周期的流程图，分别说明图中每个子周期的作用。
解：
指令周期流程图
取指周期：取指令间址周期：取有效地址执行周期：取操作数（当指令为访存指令时）中断周期：保存程序断点
8.4设CPU内有这些部件：PC、IR、SP、AC、MAR、MDR、CU。
（1）画出完成简洁寻址的取数指令“ LDA@”X（将主存某地址单元的内容取至AC中）的数据流（从取指令开始）。
（2）画出中断周期的数据流。
解：CPU中的数据通路结构方式有直接连线、单总线、双总线、三总线等形式，目前大多采用总线结构，直接连线方式仅适用于结构特别简单的机器中。
下面采用单总线形式连接各部件，框图如下：
MAR PC
Bus
CU IR
SP AC
线
址
地
MDR 1) 图：
MDR→AC 2)中断周期流程图如
下：
SP-1→SP
8.7 什么叫系统的并行性？粗粒度并行和细粒度并行有什么区别？解：并行
性：包含同时性和并发性。
同时性指两个或两个以上的事件在同一时刻发生，并发性指两个或多个事件在同一时间段发生。
即在同一时刻或同一时间段内完成两个或两个以上性质相同或性质不同的功能，只要在时间上存在
相互重叠，就存在并行性。
粗粒度并行是指多个处理机上分别运行多个进程，由多台处理机合作完成一个程序，一般算法实现。
细粒度并行是指在处理机的指令级和操作级的并行性。
8.8 什么是指令流水？画出指令二级流水和四级流水的示意图，它们中哪一个
更能提高处理器速度，为什么？解：指令流水：指将一条指令的执行过程分为n 个操作时间大致相等的阶段，每个阶段由一个独立的功能部件来完成，这样n 个部件可以同时执行n 条指令的不同阶段，从而大大提高
CPU的吞吐率。
指令二级流水和四级流水示意图如下：
(3)CPU 在什么条件、什么时候、以什么方式来响应中断
二级指令流水示意图
四级指令流水示意图
四级流水更能提高处理机的速度
假设IF 、ID、EX、WR每个阶段耗时为t ，则连续执行n 条指令
采用二级流水线时，耗时为：4t+(n-1)2t = (2n+2)t 采用四级流水线时，耗时为：4t+(n-1)t = (n+3)t 在n>1 时，n+3<2n+2，可
见四级流水线耗时比二级流水线耗时短，因此更能提高处理机速度。
8.10 举例说明流水线中的几种数据相关
解：(1) 写后读相关
(2) 读后写相关
(3)写后写相关
8.15 什么是中断？设计中断系统需考虑哪些主要问题？解：中断：指当出现需要时，CPU暂时停止当前程序的执行转而执行处理新情况的程序和执行过程。
即在程序运行过程中，系统出现了一个必须由CPU立即处理的情况，此时，CPU暂时中止程序的执行转而处理这个新的情况的过程就叫做中断。
设计中断系统需解决的问题：
(1) 各中断源如何向CPU提出中断请求
(2) 当对个中断源同时提出中断请求时，中断系统如何确定优先响
应哪个中断源的请求
(4)CPU 响应中断后如何保护现场
(5)CPU 响应中断后，如何停止原程序的执行而转入中
断服务程序的入口地址
(6)中断处理结束后，CPU 如何恢复现场，如何返回到原
程序的间断处。
(7)在中断处理过程中又出现了新的中断请求，CPU该如何处理。
8.17 在中断系统中，INTR、INT、EINT这3 个触发器各有何作用？
解：INTR——中断请求触发器，用来登记中断源发出的随机性中断请求信号，以便为CPU查询中断及中断排队判优线路提供稳定的中断请求信号。
EINT——中断允许触发器，CPU 中的中断总开关。
当
EINT=1时，表示允许中断(开中断) ，当EINT=0时，
表示禁止中断(关中断) 。
其状态可由开、关中断等
指令设置。
INT——中断标记触发器，控制器时序系统中周期状态
分配电路的一部分，表示中断周期标记。
当INT=1
时，进入中断周期，执行中断隐指令的操作。
8.18 什么是中断隐指令，有哪些功能？解：中断隐指令：CPU响应中断之后，经过某些操作，转去执行中断服务程序。
这些操作是由硬件直接实现的功能：(1) 保存断点
(2) 暂不允许中断
(3) 引出中断服务程序
8.21 CPU 在处理中断过程中，有几种方法找到中断服务程序的入口地址？
举例说明。
解：(1) 硬件向量法
(3)CPU 在什么条件、什么时候、以什么方式来响应中断
(2) 软件查询法
8.24现有A、B、C、D4个中断源，其优先级由高到低按A→B→ C→ D顺序
排列若中断服务程序的执行时间为20μs，根据下图所示时间轴给出的中断源请求中断的时刻，画出CPU执行程序的轨迹。
解：A、B、C、D 的响优先级即处理优先级。
CPU执行程序的轨迹图如下：
程序
8.25设某机有5 个中断源L0、L1、L2、L3、L4，按中断响应的优先次序由
高到低排序为L0→L1→L2→L4，现要求中断处理次序改为
L1→L4→L2→L0→ L3，根据下面的格式，写出各中断源的屏蔽字。
解：各中断源屏蔽状态见下表：
表中：设屏蔽位=1，表示屏蔽；屏蔽位=0，表示中断开放。
8.26设某机配有A、B、C3台设备，其优先级按A→B→C 降序排列，为改变
中断处理次序，它们的中断屏蔽字设置如下：
按下图所示时间轴给出的设备请求中断时刻， 画出 CPU 执行程序的轨迹、 设 A 、B 、 C 中断服务程序的执行时间均为 20μs
解：A 、B 、C 设备的响应优先级为 A 最高、 B 次之、 C 最低，处理优先级为
A 最高、 C
次之、 B 最低。
CPU 执行程序的轨迹图如下：
程序
A 请求
B 请求
C 请求。