数字频率计

3.1.1 放大电路的选择：
本系统在设计放大电路比较多种方案来实现，通过不断改进来达到系统 要求的性能。对放大电路的要求是把微小的电压信号转换成 0V~3.3V 的信号 FPGA 可识别的电压值，频带宽度为 1HZ~10MHZ.所以放大电路应具有较大的输 入阻抗、较小的输入电流、较强的抗干扰能力，并有很宽的通频带（1HZ~10MHZ).
图 3-2-1 EP2C8T14418N 实物图
本设计采用 FPGA 主要包括时钟模块和计数模块，锁存模块。时钟模块主要 产生系统所需的时钟信号，利用 FPGA 芯片内部的时钟资源完成，计数模块是本 设计的主要部分，计数模块采用高电平计数。锁存模块中的锁存器对计数器的输 出数据进行锁存。
图 3-2-2 主控模块框图 当被测信号在特定时间段 1S 内的周期个数为 N 时
3.5.2.3 锁存：计数器结果必须经锁存后才能得到稳定的显示值。锁存器是通过触 发脉冲控制，将数据实时锁存以送到处理显示模块。
Keyword: FPGA ； Verilog HDL ； Digital frequency meter ； Frequency
measurement；Measurement of duty ratio
一 前言:
微电子技术和计算机的发展，使得现代电子系统的设计和应用进入了一 个新时代，这次比赛的数字频率计迎合了简单化结构但拥有较高的整体性能和可 靠性的特点，利用 FPGA 芯片来实现频率测量，周期测量和占空比测量，并可以 实现高精度的测量。数字频率计最基本的工作原理为：当被测信号在特定时间段 T 内的周期个数为 N 时，则被测信号的频率 F=N/T。 在一个测量周期过程中，被 测周期信号在输入电路中经过放大、整形、微分操作之后形成特定周期的窄脉冲， 送到输入端。通过电路产生闸门脉冲，闸门脉冲开启主门的期间，特定周期的窄 脉冲才能通过主门 通过 FPGA 芯片进行下降沿计数。
图 3-1-1 限幅放大电路
方案选择及原理：采用两路两级集成运算放大器，每一路实现两级负反馈 放大。被测信号的电压的范围为：50mV~1V 所以需要将 50mv 的电压放大到可 测范围内。
K1=1+R2/R1 ≈ 28 第一级放大倍数； K2=1+R5/R4 ≈ 13 第二级放大倍数； K = K1 * K2 > 300 总的放大倍数约为 300 倍； 综上 50mv 放大后可以达到系统要求。
数字频率计
摘要：频率计基于电子设计技术，实现了在一片现场可编程门阵列上的数字频率 计的设计，也是计算机、通讯设备、音频视频等科研生产领域可缺少的测量仪器。 以 FPGA（Field Programmable Gate Array）为核心，基于 Verilog HDL 语言来 设计与传统的方法相比，有外围电路简单，设计周期短，易于修改和设计等优点。 该频率计具有频率测量 周期测量 占空比测量等多种用途。
2.2 测频算法： 方案பைடு நூலகம்直接测频法。依据频率的含义把被测频率信号加到闸门的输入端，只有
在闸门开通时间内，被测计数的脉冲送到十进制计数器进行计数。设计数器的计 数值为 N，则可得到被测信号频率为 F=N。
三 单元模块设计: 3.1 限幅 放大 整形电路：
图 3-1 硬件电路原理图
当被测信号进入频率计系统后，需要先经过限幅，放大，整流把正弦信号整形成 方波信号后方可测量。利用放大器将频率为 1HZ~10MHZ 的正弦波放大变成削顶 的正弦波。
的数据发送到 STM32 进行算法处理达到精度和可靠性要求，最后驱动 OLED 实 现数据的动态刷新显示。
图 2-3 基于 FPGA+STM32+OLED 的数字频率计流程图
2.1.1 方案比较及选择依据：对比方案一和方案二，方案三。方案二要更加
简洁，操作起来更加方便，数据的显示较为直观。从系统要求的指标来看，由于 要测量的是 1HZ~10MH 的信号方案一和方案二采用的均是简单的计算原则，在 低频是会有较大误差，尤其是方案一采用单片机采集处理数据，误差范围会较大。 方案三利用 FPGA 高速的采集信息的能力，和 STM32 强大的处理信息的能力， OLED 数据的清晰动态显示，利用科学的算法减少误差，保证了合理性和可靠性， 而且在整个测量频率范围内能达到等精度测量。故选择方案三作为作为具体实施 的方案。
方案二：FPGA+lcd12864。基于 FPGA 芯片设计，LCD12864 液晶显示的数字
频率计。首先 FPGA 自带的倍频和分频功能，可以通过代码实现，通过内部 PLL 锁相环的产生不同倍率的频率，加上外挂的 50M 的晶体实现二倍频，在精度控 制上也能达到要求，通过 FPGA 芯片下降沿计数，刷新时间 2S，通过多个周期 去平均值的办法，然后直接输出到 LCD12864 进行显示。
3.5.2 FPGA 设计流程：
晶振
B_signal
A_signal
A_signal > B_signal ?
晶振周期计数 4 字节
分频 得到 1S 1HZ 的时钟信号
高电平计数 4 字节 低电平计数 4 字节 （对晶振周期计数）
频率计数
待测 信号
计数锁存 4 字节
Data_out（16 字节）
发
信号的频率： fre=N.
信号的周期： T = 1/f
时间间隔：
t M 1 （M 为相位差的时间段内的计数值）
f 晶振
3.3 STM32 数据处理模块：
频率计采用 STM32 进行数据的处理，量程的自动转换。基于 STM32 的高精 度，具有高性能 低功耗 低成本的优点。主要功能是接受 FPGA 数据通过科学计 数算法运算，输出数据给 OLED 显示。
本文采用了 Quartus II 软件作为开发环境，Verilog HDL 作为编程语 言。采用 ALTERA 公司的 Cyolone II，STM32 处理数据，OLED 显示，利用贴片式 器件控制精度和可靠性，使这个开发环节处于一个严谨精密的环境中。
二 总体方案设计:
2.1 方案构想 方案一：基于单片机设计的数字频率计，首先将被测信号进行限幅，放大，
图 3-1-2AD8652ARZ 的引脚图
图 3-1-3AD8652ARZ 实物图
3.2 FPGA 数据采样模块：
它既是协调整机工作的控制器，又是数据处理器，本设计使用 Altera 公司生 产的 Cyclone II 系列的 EP2C8T14418N 作为控制核心。利用 FPGA 进行数据的采 集，具体利用它的计数功能和计时功能。FPGA 一般能够运算到飞秒级，具有高 精度的特点，利用下降沿计数，将采样周期的数据通过串行口发送给 STM32。
送
回
完
置
标
信
志
号
wr
串口发送
图 3.5.2 FPGA 流程图 3.5.2.1 分频：分频模块的作用是为了获得 1s 的标准时间。将晶振为 F 的信号分 频得到占空比为 50%的方波信号，由此获得测量频率的基准时间。
3.5.2.2 频率计数：一端输入标准秒信号，一端输入被测信号。当标准信号为高电 平时，对被测信号周期计数，1S 内计数为 N，则 fre=N.
图 3-3-1 STM 数据流程图 实现原理：通过将 FPGA 采集的数据，经过串口通讯定义数据帧的方式发送十八
位字节数据给 STM32。FPGA 利用程序定义一个串口与 STM32 通信，STM32 将 收集到的频率数据，高低电平数据，时间间隔数据进行解码和运算的处理。此外 STM32 将处理的数据动态输出到 OLED 显示。
关键词：FPGA； Verilog HDL；数字频率计；频率测量；占空比测量
The Design of Digital Frequency Meter
ABSTRAC
Digital frequency meter based on EDA technique has realised the design of FPGA(Field Programmable Gate Array).It is the indispensable measure instrument in scienece and research production fields , including the computer, communication equipment, audio video .The function of Digital frequency meter is designed and realised by foucing on FPGA and on the basis of Verilog HDL language. Compared with traditional method,it has the merit of simple peripheral circuit,short design period and easy amendment.The digital frequency meter can be used for measuring frequency ,period,duty ratio,etc.
运算放大器是集成器件，集成电路中大量使用有源器件组成的有源负载，以获 得大电阻，提高放大电路的放大倍数；将其组成电流源，以获得稳定的偏置电流。 所以一般集成运放的放大倍数与分立元件的放大倍数相比大得多。而且其相对精 度好，故对称性能好，特别适宜制作对称性要求高的电路。
AD8652ARZ 是一款高精密 低噪声 低失真 轨到轨的高速 CMOS 运算 放大器。带宽可达 100MHZ 可以达到系统指标要求。选择 AD8652ARZ 是因为 在高频时，它的增益基本不变。如果选用普通的运放如 LM358，在带宽达到 1MHZ 以上时，增益就会发生变化。这就是高速运放使用在高频信号放大的优点。
整形，微分形成窄带脉冲，高频部分采用分频的原则，将高频降低频然后送到输 入端，将采集到的模拟电压进行 A/D 转换，通过 51 单片机程序对高电平次数计 数，通过均值算法多次计数取均值，然后换算成频率和周期，对于量程的选择上 采用继电器开关选择，最后利用 1602 液晶显示输出显示被测数据。