主从D触发器0.35
D触发器工作原理
D触发器工作原理标题：D触发器工作原理引言概述：D触发器是数字电路中常用的触发器之一，它具有特定的工作原理，能够在时钟信号的作用下实现数据存储和传输。
本文将详细介绍D触发器的工作原理，帮助读者更好地理解数字电路中的基本组件。
一、D触发器的基本结构1.1 D触发器的输入端：D触发器有一个数据输入端D，用于接收输入数据。
1.2 时钟信号输入端：D触发器还有一个时钟信号输入端，用于控制数据传输的时机。
1.3 输出端：D触发器有一个输出端Q，用于输出存储的数据。
二、D触发器的工作原理2.1 数据传输阶段：当时钟信号为高电平时，D触发器将输入端的数据传输到输出端。
2.2 数据保持阶段：当时钟信号为低电平时，D触发器将保持输出端的数据不变。
2.3 稳态保持：D触发器在时钟信号的作用下可以实现数据的稳态保持，适用于数字电路中的存储器件。
三、D触发器的应用3.1 数据寄存器：D触发器常用于数据寄存器中，实现数据的存储和传输。
3.2 时序逻辑电路：D触发器在时序逻辑电路中扮演重要角色，用于控制数据的流动。
3.3 时序信号处理：D触发器可以用于时序信号的处理，实现数据同步和控制。
四、D触发器与其他触发器的比较4.1 与SR触发器比较：D触发器相比于SR触发器更简单、更稳定，适用于大规模集成电路。
4.2 与JK触发器比较：D触发器与JK触发器相比，更容易设计和实现，适用于数字系统中的时序控制。
4.3 与T触发器比较：D触发器与T触发器相比，更适用于数据存储和传输，具有更广泛的应用领域。
五、总结D触发器作为数字电路中的基本组件，具有独特的工作原理和广泛的应用。
通过本文的介绍，读者可以更好地理解D触发器的工作原理，为数字电路设计和应用提供参考。
希望本文能帮助读者深入了解D触发器，并在实际应用中发挥作用。
D触发器工作原理
D触发器工作原理引言概述：D触发器是数字电路中常用的一种触发器，它具有简单的结构和稳定的工作性能。
本文将详细介绍D触发器的工作原理，包括其基本概念、内部结构、输入输出特性以及应用领域。
正文内容：1. D触发器的基本概念1.1 D触发器是一种时序电路，它根据时钟信号和输入信号的状态变化来控制输出信号的变化。
1.2 D触发器的输入端包括数据输入端(D)、时钟输入端(CK)和复位输入端(Reset)，输出端为输出端(Q)和输出端(Q')。
1.3 D触发器的输出状态取决于时钟信号的上升沿或下降沿以及输入信号的状态。
2. D触发器的内部结构2.1 D触发器内部包含两个互补的锁存器，分别为正相锁存器和负相锁存器。
2.2 正相锁存器和负相锁存器之间通过与门和非门相连，形成了D触发器的内部逻辑电路。
2.3 时钟信号通过与门和非门的控制，使得D触发器在时钟信号的上升沿或下降沿时，将输入信号的状态锁存到输出端。
3. D触发器的输入输出特性3.1 当时钟信号为低电平时，D触发器处于保持状态，即输出端保持原来的状态。
3.2 当时钟信号为上升沿或下降沿时，D触发器根据输入信号的状态来更新输出状态。
3.3 当时钟信号为高电平时，D触发器处于禁止状态，即不接受输入信号的变化。
4. D触发器的应用领域4.1 D触发器常用于数字系统中的时序电路设计，如计数器、移位寄存器等。
4.2 D触发器也可以用于存储数据，实现数据的暂存和传输。
4.3 在数字通信系统中，D触发器可以用于时钟同步和数据传输控制。
总结：综上所述，D触发器是一种常用的数字电路元件，具有简单的结构和稳定的工作性能。
它通过时钟信号和输入信号的状态变化来控制输出信号的变化。
D触发器的内部结构包括正相锁存器和负相锁存器，通过与门和非门的控制实现输入信号的锁存。
D触发器的应用广泛，常用于时序电路设计和数据存储传输等领域。
通过深入了解D触发器的工作原理，我们可以更好地应用它来解决实际问题。
触发器真值表
任务1触发器电路一、实验目的1、掌握D触发器、JK触发器等基本触发电路的原理与设计2、掌握时序电路的分析与设计的方法3、学习VHDL语言中构造体的不同描述方式的异同二、实验内容1、编写VHDL语言源程序，实现D触发器、JK触发器等基本触发电路2、扩展任务：设计其他如RS触发器，并分析它们相互转化的方法3、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式三、实验要求1、列写D触发器、JK触发器的真值表2、编写实现D触发器、JK触发器功能的VHDL语言程序3、利用实验装置验证程序正确性，分析触发的方式4、写出完整的实验报告(包括上述图表和程序等)四、实验原理说明1、正边沿触发的D触发器的电路符号如图2-4所示。
从输入输出引脚而言，它有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。
D触发器的真值表如表2-2所示。
从表中可以看出：D触发器的输出端只有在正边沿脉冲过后，输入端d的数据才可以被传递到输出端q。
表1D触发器真值表数据输入端时钟输入端clk 数据输出端qdX 0 不变X 1 不变0 - 01 - 12、带复位和置位功能的JK触发器电路符号如图2-5所示。
JK触发器的输入端有置位输s 复位输入clr，控制输入j和k，时钟输入clk；输出端有数据输出q和反向输出qb。
JK触发器的真值表如表2-3所示。
表2-3JK触发器真值表输入端输出端st clr clk j k Q qb0 1 X X X 1 01 0 X X X 0 10 0 X X X X X1 1 - 0 1 0 11 1 - 1 1 翻转翻转1 1 - 0 0 保持保持1 1 - 1 0 1 01 1 0 X X 保持保持编辑本段真值表定义表征逻辑事件输入和输出之间全部可能状态的表格。
真值表列出命题公式真假值的表。
通常以1表示真，0 表示假。
命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定，命题联结词的真值表给出了真假值的算法。
D触发器工作原理
D触发器工作原理引言在数字电路中，D触发器是一种非常重要的基本元件，用于实现同步时序逻辑电路。
D触发器以其输入信号D来命名，具有存储数据和控制信号流向的作用。
本文将深入探讨D触发器的工作原理，包括其工作流程、工作特点、实际应用、典型应用案例、未来发展与展望以及结论。
一、D触发器简介D触发器的定义：D触发器是一种具有数据输入端D，时钟输入端C（clock），以及数据输出端Q的非阻塞性触发器。
当C端为高电平时，Q端状态会跟随D端变化。
工作原理：D触发器的工作原理基于二进制状态存储和时钟信号控制。
在时钟信号的上升沿或下降沿到来时，D触发器的输出状态会根据输入数据D的状态变化。
二、D触发器工作流程状态存储：D触发器在时钟信号的驱动下，将输入数据D的状态存储在内部。
数据更新：在时钟信号的上升沿或下降沿到来时，D触发器根据输入数据D的状态更新内部状态。
输出更新：输出端Q的状态将在时钟信号的下一个周期内反映输入数据D的状态。
三、D触发器的工作特点同步工作：D触发器只能在时钟信号的驱动下工作，而非同步工作。
状态依赖：D触发器的输出状态取决于输入数据D的状态。
存储能力：D触发器可以存储二进制状态，用于后续的数据处理和逻辑控制。
四、D触发器的实际应用时序逻辑电路设计：D触发器是构建各种时序逻辑电路的基础元件，如寄存器和计数器等。
数据存储和控制：在数字系统中，D触发器可用于数据的存储和控制，实现数据的顺序处理和逻辑运算。
数据流控制：在多媒体处理和通信系统中，D触发器用于实现数据流的控制和管理。
五、D触发器的典型应用案例寄存器设计：使用多个D触发器可以构建一个寄存器，用于存储多个数据位。
这种应用常见于微处理器和计算机内存系统。
计数器设计：使用D触发器可以构建计数器，用于实现计数的功能。
这种应用常见于数字系统和计算机程序计数器。
移位寄存器设计：使用多个D 触发器可以构建一个移位寄存器，用于实现数据的串行传输和并行转换。
这种应用常见于串行通信和并行通信系统。
D触发器真值表及波形图
D触发器真值表及波形图边际D触发器:负跳沿触发的主从触发器作业时，有必要在正跳沿前参加输入信号。
假定在CP高电往常期输入端呈现搅扰信号，那么就有或许使触发器的情况犯错。
而边际触发器容许在CP触发沿来到前一霎时刻参加输入信号。
这么，输入端受搅扰的时刻大大缩短，受搅扰的或许性就下降了。
边际D触发器也称为坚持-堵塞边际D触发器。
电路构造:该触发器由6个与非门构成，其间G1和G2构成底子RS触发器。
作业原理:SD和RD接至底子RS触发器的输入端，它们别离是预置和清零端，低电平有用。
当SD=0且RD=1时,不管输入端D为何种情况，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的情况为0,SD和RD一般又称为直接置1和置0端。
咱们设它们均已参加了高电平，不影响电路的作业。
作业进程如下：1.CP=0时，与非门G3和G4封闭，其输出Q3=Q4=1，触发器的情况不变。
一同，因为Q3至Q5和Q4至Q6的反响信号将这两个门翻开，因而可接纳输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4翻开，它们的输入Q3和Q4的情况由G5和G6的输出情况抉择。
Q3=Q5=D，Q4=Q6=D。
由底子RS触发器的逻辑功用可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封闭。
这是因为G3和G4翻开后，它们的输出Q3和Q4的情况是互补的,即一定有一个是0，若Q3为0，则经G3输出至G5输入的反响线将G5封闭，即封闭了D通往底子RS触发器的途径；该反响线起到了使触发器坚持在0情况和阻遏触发器变为1情况的效果,故该反响线称为置0坚持线,置1堵塞线。
Q4为0时，将G3和G6封闭，D端通往底子RS触发器的途径也被封闭。
Q4输出端至G6反响线起到使触发器坚持在1情况的效果，称作置1坚持线；Q4输出至G3输入的反响线起到阻遏触发器置0的效果,称为置0堵塞线。
因而，该触发器常称为坚持-堵塞触发器。
D触发器原理D触发器电路图PDF.pdf
边沿D 触发器:负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
D触发器工作原理:SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。
当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D，Q4=Q6=D。
由基本RS触发器的逻辑功能可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
因此，该触发器常称为维持-阻塞触发器。
总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。
D触发器原理-D触发器电路图
边沿D 触发器: 【1 】负跳沿触发的主从触发器工作时,在正跳沿前参加输入旌旗灯号.假如在CP 高电平时代输入端消失干扰旌旗灯号,那么就有可能使触发器的状况出错.而边沿触发器许可在CP 触发沿来到前一刹时参加输入旌旗灯号.如许,输入端受干扰的时光大大缩短,受干扰的可能性就下降了.边沿D触发器也称为保持-壅塞边沿D触发器. 电路构造: 该触发器由6个与非门构成,个中G1和G2构成根本RS触发器.D触发器工作道理:SD 和RD 接至根本RS 触发器的输入端,分离是预置和清零端,低电平有用.当SD=0且RD=1时,不管输入端D为何种状况,都邑使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状况为0,SD和RD平日又称为直接置1和置0端.我们设它们均已参加了高电平,不影响电路的工作.工作进程如下： 1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状况不变.同时,因为Q3至Q5和Q4至Q6的反馈旌旗灯号将这两个门打开,是以可吸收输入旌旗灯号D,Q5=D,Q6=Q5=D. 2.当CP由0变1时触发器翻转.这时G3和G4打开,它们的输入Q3和Q4的状况由G5和G6的输出状况决议.Q3=Q5=D,Q4=Q6=D.由根本RS触发器的逻辑功效可知,Q=D. 3.触发器翻转后,在CP=1时输入旌旗灯号被封锁.这是因为G3和G4打开后,它们的输出Q3和Q4的状况是互补的,即确定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往根本RS 触发器的路径;该反馈线起到了使触发器保持在0状况和阻拦触发器变成1状况的感化,故该反馈线称为置0保持线,置1壅塞线.Q4为0时,将G3和G6封锁,D端通往根本RS触发器的路径也被封锁.Q4输出端至G6反馈线起到使触发器保持在1状况的感化,称作置1保持线;Q4输出至G3输入的反馈线起到阻拦触发器置0的感化,称为置0壅塞线.是以,该触发器常称为保持-壅塞触发器.总之,该触发器是在CP正跳沿前接收输入旌旗灯号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称.与主从触发器比拟,同工艺的边沿触发器有更强的抗干扰才能和更高的工作速度.功效描写2.特点方程 Qn+1=D3状况转移图脉冲特点: 1.树立时光:由下图保持壅塞触发器的电路可见,CP旌旗灯号是加到门G3和G4上的,因而在CP 上升沿到达之前门G5和G6输出端的状况必须稳固地树立起来.输入旌旗灯号到达D端今后,要经由一级门电路的传输延迟时光G5的输出状况才干树立起来,而G6的输出状况须要经由两级门电路的传输延迟时光才干树立,是以D端的输入旌旗灯号必须先于CP的上升沿到达,并且树立时光应知足： tset≥2tpd. 2.保持时光：由下图可知,为实现边沿触发,应包管CP=1时代门G6的输出状况不变,不受D端状况变更的影响.为此,在D=0的情形下,当CP上升沿到达今后还要等门G4输出的低电平返回到门G6的输入端今后,D端的低电平才许可转变.是以输入低电平旌旗灯号的保持时光为tHL≥tpd.在 D=1的情形下,因为CP上升沿到达后G3的输出将G4封锁,所以不请求输入旌旗灯号中断保持不变,故输入高电平旌旗灯号的保持时光tHH=0. 3.传输延迟时光：由图工作波形图不难推算出,从CP上升沿到达时开端盘算,输出由高电平变成低电平的传输延迟时光tPHL和由低电平变成高电平的传输延迟时光tPLH分离是:tPHL=3tpd tPLH=2tpd保持和壅塞D触发器的电路和动态波形4.最高时钟频率：为包管由门G1～G4构成的同步RS触发器能靠得住地翻转,CP高电平的中断时光应大于tPHL,时钟旌旗灯号高电平的宽度tWH应大于tPHL.而为了鄙人一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳固地树立,CP低电平的中断时光不该小于门G4的传输延迟时光和tset之和,即时钟旌旗灯号低电平的宽度tWL≥tset+tpd,是以得到:在现实集成触发器中,每个门传输时光是不合的,并且作了不合情势的简化,是以上面评论辩论的成果只是一些定性的物理概念.其真实参数由试验测定. 综上所述,对边沿D触发器归纳为以下几点： 1.边沿D触发器具有吸收并记忆旌旗灯号的功效,又称为锁存器;2.边沿D触发器属于脉冲触发方法;3.边沿D触发器不消失束缚前提和一次变更现象,抗干扰机能好,工作速度快。
D触发器基本原理
D触发器基本原理常州工学院电子信息与电子工程学院电子科学与技术系韩益锋1.电路原理1.1.触发器电路简介触发器有很多种类，这里主要论述D触发器。
D触发器是CMOS数字集成电路单元中时序逻辑电路中的重要组成部分之一，学习D触发器具有十分重要的意义，可以帮助了解数字集成电路的单元。
D触发器属于时钟控制触发器，一般而言，时钟控制的触发器可以分成三大类：第一类时钟控制触发器要求时钟信号的脉冲宽度小于触发器的传输延迟，即，时钟信号先为高，接着必须在触发器的输出状态改变之前变为低。
第二类时钟控制触发器的特点是，时钟信号为高电平时触发器改变输出状态，通常称这种触发器为电平敏感触发器（锁存器Latch）。
第三类触发器的特点是边沿触发，时钟信号的上升/下降沿会使触发器改变输出状态（寄存器Register）。
1.2.窄脉冲宽度的时钟控制触发器以时钟控制的JK触发器为例，它由SR触发器（由与非门实现）和两个与非门构成。
JK触发器的输出与它的前一个状态有关。
基于与非门的SR触发器如图1所示。
图1 SR触发器SR触发器中，如果S为高电平，R为低电平，则R会强制Q为高电平，由于S和Q都为高电平，因此Q为低电平。
如果S和R都为低电平，则触发器的输出都为高电平，此时触发器的输出不再是互补关系，此状态禁止。
以SR触发器组成的时钟控制JK触发器如图2所示。
图2 JK触发器JK触发器的输出与它的前一个状态有关。
当时钟信号保持为低电平时，SR触发器的输入和输出保持不变（Q和Q），当时钟嬉闹保持为高电平且J=K=1时，SR触发器的输入和输出在逻辑0和逻辑1之间振荡。
如果时钟信号的脉冲宽度很短，则当J=K=0时，触发器输出不变；当J=0，K=1时，时钟信号过后，输出为0；当J=1，K=0时，输出为1；当J=K=1，输出为前一个状态的“反”。
如果把JK触发器的输入设为J=K=1，或者去掉J输入和K输入，把三输入与非门换成两输入与非门，就构成了T触发器。
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苏州市职业大学实习(实训)说明书名称主从D触发器0.35µm工艺版图设计2014年9月1日至2014年9月5日共1 周院部电子信息工程学院班级 12微电子技术1班姓名陈冬丽院长张欣系主任陈伟元指导教师吴尘校外指导教师徐静目录第一章绪论 01.1 版图设计基础知识 01.1.1设计流程 01.1.2设计步骤 01.1.3 设计规则及验证 (1)1.2 标准单元版图设计 (1)1.2.1标准单元版图设计简介 (1)1.2.2标准单元版图设计的意义 (1)1.2.3标准单元版图设计的优点 (1)第二章 D触发器介绍 (2)2.1 D触发器简介 (2)2.1.1 触发器的分类 (2)2.2主从D触发器的介绍 (3)第三章 0.35um工艺主从D触发器的设计 (5)3.1 主从D触发器电路图的设计步骤及电路图 (5)3.2 主从D触发器版图的设计步骤及电路图 (6)3.3 DRC及LVS验证方法及结果 (7)第四章心得体会 (8)参考文献 (9)第一章绪论1.1 版图设计基础知识版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小，各层拓扑定义等有关器件的所有物理信息。
集成电路制造厂家根据版图来制造掩膜。
版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
不同的工艺，有不同的设计规则。
设计者只有得到了厂家提供的规则以后，才能开始设计。
版图在设计过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能。
1.1.1设计流程版图设计是创建工程制图的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
1.1.2设计步骤1、首先市场部通常会详细说明需要开发的产品。
2、下一步是规定设计的结构或者行为。
电路设计工程师规定芯片的结构来满足市场需求。
3、系统仿真由一组设计师完成。
这组设计师会对将要集成在最终芯片中的各个单独模块进行定义和验证。
4、版图设计由版图设计师完成。
他们的工作包括放置多边形，对于所有的模块，利用电路组生成的电路图来实现晶体管、基底连线、连线等。
拿去大规模生产的最终设计是整个芯片的版图。
5、在第一块晶圆制造出来后，测试工程师组成就要开始尝试测试芯片，首先，他们将检查工艺参数是否在可以接受的允许误差范围内。
下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决这些问题。
6、在改正所有的错误后，芯片就要开始批量生产并流入市场。
1.1.3 设计规则及验证版图设计的好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：设计规则检查（DRC）、电学规则检查（ERC）和版图与电路对照（LVS）。
只有通过版图验证的芯片设计才进行制版和工艺流片。
1.2 标准单元版图设计1.2.1标准单元版图设计简介标准单元也叫宏单元。
它将电路设计中可能会遇到的所有基本逻辑单元的版图按照最佳设计的一定的外形尺寸要求精心绘制好并存入单元库中。
实际设计电路时，只需从单元库中调出所要的元件版图，再按照一定的拼接规则拼接，留出规则而宽度可调的布线通道，即可顺利的完成整个版图的设计工作了。
1.2.2标准单元版图设计的意义采用标准单元设计集成电路时，只需要调用各单元的拓扑版图即可，因为拓扑版图的简单外形大大压缩了数据的处理量，并有助于设计者的直观检查，在经过了自动布局布线的处理之后，在进行一次数据转换。
所有的库单元设计在入库时都必须进行严格的设计规则检查和电连接性检查，保证其万无一失的正确性和可靠性。
1.2.3标准单元版图设计的优点1、需要全套掩膜版，属于定制设计方法；2、门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距；3、标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大；4、较高的芯片利用率和连线布通率；5、依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时。
第二章 D触发器介绍2.1 D触发器简介触发器是具有记忆功能的基本逻辑单元，触发器有两个基本特性：（1）它有两个稳定状态，可分别用0和1来表示（2）在输入信号的作用下，触发器的两个状态可以相互交换，输入信号消失后，以转换的状态可以长期保存下来，这就是D触发器具有记忆功能。
电平触发的主从触发器工作时，必须在正跳沿前加入输入信号，如果在CP高电平期间输入端出现干扰信号，那么就有可能是触发器的状态出错，而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
2.1.1 触发器的分类根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和T’触发器等。
根据触发方式不同：电平触发器、边沿触发器和主从触发器等。
根据电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。
2.1.2 触发器有三个基本特性：1、有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；2、外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。
3、有两个互补输出端。
2.1.3 触发器的两个稳定状态通常用Q端的输出状态来表示触发器的状态。
1态：Q=1，Q＝0记Q=1，与二进制数码的1对应。
0态：Q=0，Q＝1记Q=0，与二进制数码的0对应。
2.1.4 触发器的逻辑功能描述：特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图）2.1.5同步触发器同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。
CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。
同步：因为触发器状态的改变与时钟脉冲同步。
同步触发器的翻转时刻：受CP控制。
触发器翻转到何种状态：由输入信号决定。
2.1.6 主从触发器1、主从触发器与边沿触发器同样可以克服空翻。
2、结构：主从结构。
内部有相对称的主触发器和从触发器。
3、触发方式：主从式。
主、从两个触发器分别工作在CP两个不同的时区内。
总体效果上与边沿触发方式相同。
状态更新的时刻只发生在CP信号的上升沿或下降沿。
4、优点：在CP的每个周期内触发器的状态只可能变化一次，能提高触发器的工作可靠性。
主从触发器是在同步RS触发器的基础上发展出来的。
各种逻辑功能的触发器都有主从触发方式的，即：主从RS触发器、主从JK触发器、主从D触发器、主从T触发器、主从T′触发器。
2.1.7 边沿触发器边沿触发器只在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，它没有空翻现象。
边沿触发器主要有维持阻塞D触发器、边沿JK触发器、CMOS边沿触发器等。
2.2主从D触发器的介绍1、主从触发器的结构下图所示。
它由两个背靠背的锁存器来构成，很自然的称为主和从。
当时钟信号为高时，主触发器就读取输入数据。
同时，中间的反相器确保从触发器的时钟是低电平，以使得从触发器在主触发器的值改变的时候能够保证输出值稳定。
在时钟信号变低之后，从触发器的时钟为高电平，数据值就直接传递，但是这时候主触发器就给它一个稳定的输入。
当时钟信号从0变到1，从触发器会在主触发器的值改变之前保存数据。
边沿触发器增加了其他电路，使触发器的状态只在时钟边沿时发生变化相反，主从触发器只在时钟保留有效时，它对输入很敏感。
2、下图给出了D型主从触发器的电路图，它由D型的准静态锁存器来构成。
它的基本电路如下图所示，就是每个锁存器需要采用准静态锁存器来代替。
3、主从D触发器的仿真波形第三章 0.35um工艺主从D触发器的设计3.1 主从D触发器电路图的设计步骤及电路图创建库与视图：lab1 中创建的库与视图如果仍存在，则没有必要再行创建，直接调用即可。
在icfb 中选择File→open，在弹出窗口中选择如下：Library Name： chen01 Cell Name： dffView Name： Schematic点击OK，打开Schematic Editing 的空白窗口。
以下步骤为创建库与视图的过程。
1、在命令解释窗口icfb 中，依次选择File→New→Library，打开New Library 窗口。
2、在New Library 窗口中，Name 栏输入库文件名dff（可以自定义），右侧工艺文件（Technology File）栏中，选择最下方的Don’t need a techfile，点击窗口左上角的OK。
3、在icfb 中，选择file→new→cellview，打开Create New File 窗口。
④在Create New File 窗口中，Library Name 选取为dff（与刚才定义一致）， Cell Name 设置为D，View Name 选取为Schematic，Tool 栏选取为 Composer-Schematic，点击OK，弹出Schematic Editing 的空白窗口。
3.2 主从D触发器版图的设计步骤及电路图1、在ICFB 中，选择Fi le→Open，参数设置如下：Library Name: 01 Cell Name :dff View Name： layout点击OK，打开design 的空白窗口，以下编辑将实现 D 版图结构如图所示。
2、在LSW 窗口中，选择GT 作为当前编辑层。
3、绘制多晶硅栅体。
4、在LSW 窗口中，选择 AA作为当前编辑层，选择用以绘制有源区。
5、选择按盲键[k]，在设计窗口中加入Ruler，以便精确控制版图尺寸。
6、按shit+k,关闭Ruler。
7、选择CT层，打孔。
8、选择SN 或者SP选择层包围有源区。
9、选择M1层画电源线。
10、最后选择NW层，把pmos包围起来。
3.3 DRC及LVS验证方法及结果1、点击calibre→Run DRC，进入DRC验证，点击Rules，选择035um_design_file →drc→SmicDR3P_cal035_mix_p2mt3_poly.drc,然后点击Run DRC。
2、点击Calibre→Run LVS，进入LVS验证，点击icfb→File→Export→CDL,进入VIRTUOSO，点击library browser，选择dff的电路图。
回到LVS验证界面，点击RULES，选择035um_design_file→lvs→SmicDR3P_cal035_mix_p2mt3_poly.lvs,点击inputs→netlist,选择dff.lvs,点击view，进入编辑界面进行修改，点击RUN LVS进行验证。