《现代SOC设计技术》学习小结

《现代SOC设计技术》学习小结
目录
一、SOC的概念
二、前端设计和后端实现
三、可测性设计
四、软硬件协同技术
五、验证技术
六、低功耗技术
七、IP复用技术
一、SOC概念
SOC（System on Chip）中文翻译为片上系统、系统级芯片等，由超大规模集成电路发展而来。

从狭义上理解，SOC即把系统关键部件集成的到一张芯片上；而从广义上理解，SOC本身就是一个小型系统。

SOC的发展由市场和技术共同推动。

20世纪90年代，计算机、通信、电子产品以及军事等领域需要大量高集成度的集成电路，于是集成电路向集成系统转变。

这种转变的表现，一方面，IC品种增加、规模扩大、性能提高、上市时间缩短，并且IC标准化形成；另一方面，微电子技术不断发展，计算机性能提高，EDA综合开发工具性能提高，硬件描述语言公布。

相比于IC，SOC具有的优势有：功耗低、体积小、速度快、功能丰富、节省成本。

IP核是SOC设计的基本单元。

IP核是已经设计好经过验证的具
有特定功能的电路模块。

在设计SOC时可以直接使用IP核。

IP核分为软核、硬核和固核。

软核指RTL级描述的核，一般是HDL代码，也就是源代码。

它不依赖工艺，灵活性好，价格很贵。

硬核指电路版图形式的核，不能被修改。

它需要预先布局，可靠性高，价格低。

固核介于软核和硬核之间，属于门级网表形式，固核需要使用者布局布线，有一定的灵活性。

SOC设计是基于核的设计，也就是将系统按功能分为若干块，组合不同的IP核，集成为特定功能的芯片的过程。

但是这不意味着，简单的组合IP核就够了，还需要IP核的测试复用和结构上的精心设计。

通常利用IP模块可以简化系统设计，但是对开发者理解IP模块有了更高的要求，时序一致性的问题也会凸显。

这个问题推动了IP 模块的标准化。

代表性的SOC标准化组织是美国的VSIA。

SOC的技术的特征有：复杂的系统功能、软硬件结合、含有一个或多个芯核（微处理器MPU、微控制器MCU、数字信号处理器DSP等）、采用深亚微米或超深亚微米工艺实现。

随着计算机、通信、手持设备等对IC的需求不断增加。

IC的发展由元件到单元，再到RTL，现在为IP核。

集成电路会继续朝着SOC 发展。

我国的SOC产业从20世纪90年代开始逐步发展。

现在基本分为三大产业：设计、制造和封装。

封装测试业占的比重约70%。

在我国SOC发展的重点有高端通用芯片、网络通信、数字家电、信息安全、工业控制、生物医疗、IP核。

在SOC设计与开发的过程中我们比较关注的技术有IP核复用技术、总线架构技术、软硬件协同技术、超深亚微米技术、可靠性设计技术、芯片综合时序分析技术、验证技术、可测试性技术、低功耗技术、新型电路实现技术、嵌入式软件移植开发。

现在的SOC技术遇到一些瓶颈，如时钟同步问题、信号完整性问题、IP核复用技术、端口标准化问题、加工工艺问题、功耗控制问题、新的测试技术和设计工具。

未来的SOC可能会更加专注以下问题：可重构技术、NoC（片上网络）和系统级集成技术。

可重构是指根据数据或控制等具体情况对系统和算法进行重新配置。

CSOC（可配置SOC）即具有可重构功能，比ASIC更灵活。

NoC可实现片上资源与片上资源的网络通信。

二、前段设计和后端实现
SOC的设计流程一般为系统级设计、前端设计和后端实现。

系统级设计用系统级建模语言，如SystemC，对系统进行行为级建模，描述各模块的功能。

建立好各功能模块后，采用总线协议方式实现各模块的通信，包括数据总线和功能总线。

前端设计流程依次为RTL（寄存器传输级）设计、RTL仿真、硬件原型验证、电路综合等。

后端设计包括版图设计、物理验证和后仿真等。

RTL设计是指用硬件描述语言，如Verilog，对电路进行描述。

RTL仿真是指通过建立测试平台对RTL设计的功能进行检验。

硬件原型验证是指利用实际硬件，如FPGA，进行硬件原型验证。

综合是指将RTL设计中的代码翻译为实际电路中的各元件和连接关系，用一张
网表表示，称为“门级网表”。

综合过程中，还需要频率面积等约束条件。

版图设计是指将电路元器件及连接关系转换成版图设计的形式来表示。

通常由自动布线工具实现版图设计。

物理验证是对版图设计进行一系列的检查，包括DRC（设计规则检查）、LVS（版图电路一致性检查）、ERC（电学规则检测）。

当芯片门超过百万门后，通常采用STA（静态时序分析）从电路的连接和布线来推测信号的传输时序，节省时间。

SOC的设计方法主要分为两种：基于模块的和“门海”的方法。

基于模块的方法是对各个单元模块进行RTL设计、综合和版图设计，然后再顶层完成整个芯片的版图设计。

“门海”的方法是对各个单元模块完成RTL，然后直接对整个芯片进行综合和版图设计。

三、可测性设计
集成电路在制造过程中会出现物理上缺陷，电路上的失效，逻辑和行为级上的故障。

所以集成电路制成芯片，要通过测试向量验证正确性。

测试的可行性、复杂性和成本等越来越受到关注，形成了可测性设计技术。

可测性设计技术包括测试向量的生成、测试应用和可测性设计。

测试的过程是把激励信号加载到需要检测的芯片输入引脚，在输出引脚检测电路相应，与期望相应作比较，判断电路是否有故障。

激励信号就是测试向量。

测试向量可以人工编制，也能由APTG（自动测试生成工具）和故障模拟工具产生。

测试应用则是检测电路的制造故障。

可测性设计是指在设计的同时就考虑可测性设计问题，减少测试的复杂度和成本。

根据测试目的的不同，有验证测试、生产测试、可靠性测试、接受测试。

对于测试的评估提出了故障覆盖率的概念，提高故障覆盖率可以降低DPM（故障率）。

可测性设计技术初期采用的方法是Ad Hoc技术。

该技术采用外部测试方法，测试向量的输入和响应的输出均通过被测设备的输入输出端口操作，北侧设备的内部节点控制和观测采用以测试针床为基础的在线测试技术。

机构化设计方法研究如何设计容易测试的电路，进而又考虑设计在芯片内部起测试作用的电路，减轻未来芯片测试的复杂度。

扫描测试是指将任意状态移进电路或将任一状态移出，特点是测试数据的串行化。

这要求在设计电路的时候，寄存器等时序元件具有扫描状态输入的功能。

BIST（内建自测）方法是让电路自己生成测试向量，并对测试结果自行判断，因此在设计时多了两个电路，激励生成器和响应分析器。

边界扫描测试是在芯片的每一个输入输出引脚上增加一个边界扫描单元，将这些扫描单元连成扫描通路，构成扫描链。

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