加减法矩阵键盘.docx

课程设计课程名称

课题名称键盘扫描显示与加减运算

电路设计

专业电子科学与技术

班级

学号201101040216

姓名m _______________ 指导教师

2014年3 月20日

湖南工程学院

课程设计任务书

课程名称：eda技术

题目：键盘扫描显示与加减运算电路设计

专业班级:电科1102学号:201101040216

学生姓名：周洁

指导老师：陈意军

审批：

任务书下达日期2014 年3月10日

设计完成日期2014 年3月20日

1.设计并调试键盘扫描与数码管显示电路；

2.键盘为3*4,数码管为7段8位；

3.以数字形式或字母显示键盘12个输入键的

功能；

4.完成2位数的加减运算，并显示运算结果。

5.设置控制开关和防抖动电路设计；

6.功能扩展（自选）；通过键盘完成汉字显示

或对某外部硬件对象的控制。

二.设计要求：

1.设计思路清晰，整体设计给出框图，提供顶层电路图；

2应用vhdl或verilog完成各次级模块设计，给出具体设计程序；

3.完成设计仿真和程序下载;

4.写出设计报告

主要设计条件

1.提供EDA实验室；

2.提供EL实验箱和CPLD芯片

3.提供ALTERA公司的quartus II设计软件;

说明书格式

1.课程设计封面；

2.任务书；

3.说明书目录；

4.设计总体思路；

5.单元电路设计程序；

6.设计仿真；

7.编程下载；

8.总结与体会；

9.附录；

10.参考文献。

目录

第一章总体方案设计分析 (1)

1.1基本设计思路 (1)

1.2总体框图 (1)

第二章子模块程序模块分析 (2)

2.1键盘扫描和消抖程序设计与分析 (2)

2.1.1基本设计思路 (2)

2.1.2流程图 (2)

2.1.3键盘扫描、编码、防抖输出 (4)

2.1.4键盘扫描、编码、防抖仿真结果及分析 (4)

2.1.5子程序 (5)

2.2加减功能模块程序与分析 (11)

2.2.1功能模块基本设计思路 (11)

2.2.2加减功能流程图 (11)

2.2.3加减功能模块 (12)

2.2.4加减法电路仿真图结果与分析 (13)

2.2.5加减功能模块程序 (13)

2.3数码管译码显示模块 (16)

2.3.1显示模块基本设计思路 (16)

2.3.2数码管显示模块流程图 (16)

2.3.3数码管显示模块 (17)

2.3.4数码管电路仿真图 (17)

23.5数码管显示子程序 (18)

第三章总电路 (21)

3.1总电路连接图 (21)

3.2电路仿真波形图 (21)

第四章程序下载 (22)

4.1实验箱及芯片简介 (22)

4.2管脚 (22)

4.3下载 (22)

4.4实际接线图及加减法运算实例 (23)

第五章心得体会 (25)

第一章总体方案设计分析

1.1基本设计思路

本设计利用键盘扫描程序完成3*4键盘的扫描并编码输出按键值，然后对按键输出值进行消抖，以保证每次按键值都能准确无误的输出，同时利用加减功能模块对输入值进行简单的二进制加法、减法操作，并将加减之后的结果转换成BCD码输出到显示控制模块，通过译码显示模块将加减后的结果显示在数码管上。

本设计对时钟的利用充分，通过同一个时钟使各个模块之间协同工作，充分利用时钟的上下边沿，使整个系统处于一种高速工作状态，以提高整个系统工作效率。

1. 2总体框图

第二章子模块程序模块分析

2. 1键盘扫描和消抖程序设计与分析

2.1.1基本设计思路

本模块釆用行输入，列输出，并定义一个4进制计数信号，在时钟脉冲的上升沿输入时计数，利用3进制提供行扫描信号，在没有按键按下时，行扫描的输入信号变化顺序为110-101-011-……依次周而复始；列扫描的输出信号变化顺序为1110-1101 —1011—0111— ...............................................

当有按键按下时，在时钟的下降沿延按键输出，同时将行扫描值与列输入值合并形成组合值作为按键的输入值，并对按键的输入值进行编码使其输出为7位二进制值。

按键时通常会造成持续时间不大于10ms的信号抖动，这种抖动使系统无法正确识别按键的操作次数，本系统的抖动消除电路使用一个16进制计数器，当输入值在计数16次的过程中没有变化时，则认为该值为一个正确的可识别的数值，同时输出该值。2.1.2流程图

开始

3

2.1.3键盘扫描、编码、防抖输出、

图中elk为时钟脉冲输入，在该模块中利用时钟的上下边沿, 使该工作模块更高效。clear为清零信号，con为控制功能输出方式信号，row_key[2.. 0]为按键输入值，column_key [3.. 0]为编码, key_out[3..0]为扫描编码输出值（消抖后输出值），sei为选择性输出时钟信号。

2. 1.4键盘扫描、编码、防抖仿真结果及分析2. 1. 4. 1键盘扫描模块仿真图

§Mee?ae3a H2J51O 出皿

3325m —lrta?ai 一ISSSre A

&4

2. 1.4. 2键盘编码模块仿真图

时钟信号为1465Hz

2.1.5子程序 library IEEE;

use IEEE. STD_L0GIC_1164. ALL; use IEEE. STD_LOGIC_ARITH. ALL;

A

JTJ

A [1 u

A LJ A LJ L_J

A n r

A

~\r

A [1 f I

k [' (\1

A l_J l_J L_l A n r

A

i_i

A

use IEEE. STD_LOGIC_UNSIGNED. ALL;

entity scan_column is

Port (

scan_clk : in STD_L0GIC;

column_key : out STD_LOGIC_VECTOR (3 downto 0) )；end scan_column;

architecture behavioral of scan_column is

signal count : std_logic_vector(1 downto 0):=〃00";

begin

process(scan_clk)

begin

if rising_edge (scan_clk) then

if count="ll" then

count<=“00〃；

else

count<=count+l;

end if;

end if;

end process;

process(count)

begin

case count is

when "00"=>colwnn_key0"1110";

when 〃01”=>column_key<="1101";

when "10"=>column_keyO"1011";

begin

temp<=column_key&row_key;

when "ll"=〉column_keyO"0111”; when others =>column_key<=z ，

0000/z

; end case; end process; end behavioral;

键盘编码程序

library IEEE;

use IEEE. STD LOGIC 1164. ALL; use IEEE. STD LOGIC ARITH. ALL; use IEEE. STD LOGIC UNSIGNED. ALL; entity key_code is

Port ( code_clk, clear

row_key : in :in std_logic;

STD_LOGIC_VECTOR (2 downto 0); column_key : in STD LOGIC VECTOR (3 downto 0);

con

:in std_logic;

key__out : out STD_LOGIC_VECTOR )；

(3 downto 0)

end key_code; architecture one of key_code is signal temp STD LOGIC VECTOR (6 downto 0);

signal key_value STD LOGIC VECTOR (3 downto 0):=〃0000〃; signal count

std_logic_vector

(1 downto 0):二"00〃;

process(code_clk)

begin

if clear=，O' then

key_value<=z，0000/z;

elsif falling_edge(code_clk) then

if row_key="llll" then

if count="ll〃then key_value<=//1111〃；countO〃

00”;

else

count<=count+l;

end if;

else

countS〃00〃；

case temp is

when z，1110110v=>lf con=，T then

key_value<=z，0000z，;

else key_value<=*llll*; end if;

when"1101110〃=>if con='1' then

key_value<=*1010*;

else key_value<=Ar1101*; end if;

when"1011110"=>if con=T' then key_value<=xr1011v;

else key_valueO"1110";

end if;

when z，0111110z/=>key_value<=z，0001z，;

when'll10101”=>key_value<="0010〃；when"

1101101zz=>key_value<=^0011x，;

when" 1011101 〃=>key_value0"0100〃；

when"0111101"=>key_value<=“0101";

when*1110011*=>key_value<=*0110^;

when/z11010ir=>key_value<="01ir，;

when*101101l*=>key_value<=*1000*;

when z，011101 l/z=>key_value<=v 100 l z，; when others

=>key_value<=key_value: end case;

end if;

end if;

end process;

key__out<=key_value;

end one;

消抖模块

library IEEE;

use IEEE. STD_L0GIC_1164. ALL;

use IEEE. STD_LOGIC_ARITH. ALL;

use IEEE. STD_LOGIC_UNSIGNED. ALL;

entity xiaodou is

Port ( xiaodou_clk : in STD_LOGIC;

sei :out STD_LOGIC;

key_in : in STD_LOGIC_VECTOR (3 downto

0);

key_out : out STD_LOGIC_VECTOR (3 downto 0));

end xiaodou;

architecture one of xiaodou is

signal temp:std_logic_vector(3 downto 0);

signal ent :std_logic_vector(4 downto 0);

signal flag:std_logic;

begin

process (xiaodou_clk)

begin

if rising_edge(xiaodou_clk) then

if flag=, O' then

key_out<=*llir，;

fia g<=,r ;

else if key_in/=temp then

temp<=key_in;

ent仁"00000〃；

else if cnt="10100〃then

key_outSkey_in; selS' 1';

cnt<='00000";

else

cnt<=cnt+l;sel<=, O';

end if;

end if;

end if;

end if:

end process;

end one;

2.2加减功能模块程序与分析 2.2.1功能模块基本设计思路

本模块能完成简单的加、减操作和清0显示操作，由于该模块从键盘得到的编码值每次只能输入一个按键值，所以在加减法中首先用一个信号保存第一次输入的值，当输入的是加号或减号时，将第一次的输入值与'0'组成组合值，可以当再次按键时，用另一个信号保存一个新的输入值，最后当“=”按下时两个输入值根据加减号所对应的编码执行将相加或相减，从组合值最高位可以得到加减后的结果的进位或借位，并通过对最高位和低四位的判断的判断，将最后结果转换成BCD码并输出输出到数码管显ZjNo

2.2.2加减功能流程图