VHDL数字电路设计教程
VHDL入门教程
VHDL入门教程VHDL（Very High-speed Integrated Circuit HardwareDescription Language）是一种用于设计数字电路的硬件描述语言。
它是IEEE 1076标准中规定的一种语言，广泛应用于数字电路的设计、仿真和综合等领域。
本文将为大家介绍VHDL的基础知识和入门教程。
一、VHDL的基本概念1. 实体（Entity）：VHDL代码的最高层次，用于定义模块的输入、输出和内部信号。
2. 架构（Architecture）：定义了实体中的各个信号和组合逻辑的行为。
3. 信号（Signal）：表示数据在电路中的传输和操作。
4. 进程（Process）：定义了组合逻辑的行为，用于描述信号之间的关系。
5. 实体声明（Entity Declaration）：用于描述模块的名称、输入、输出和内部信号。
6. 架构声明（Architecture Declaration）：用于描述模块的内部逻辑。
二、VHDL的基本语法1.实体声明语法：```entity entity_name isport ( port_list );end entity_name;```其中，entity_name是实体的名称，port_list是实体的输入、输出和内部信号。
2.架构声明语法：```architecture architecture_name of entity_name issignal signal_list;beginprocess (sensitivity_list)begin--逻辑行为描述end process;end architecture_name;```其中，architecture_name是架构的名称，entity_name是实体的名称，signal_list是架构的内部信号，sensitivity_list是触发事件的信号列表。
三、VHDL的基本例子下面以一个简单的4位加法器为例介绍VHDL的编写和仿真流程。
VHDL经典教程(精简快速入门版)
3 VHDL语言VHDL: VHSIC Hardware Description Language.3.1 VHDL语言基础3.2 VHDL基本结构3.3 VHDL语句3.4 状态机在VHDL中的实现3.5 常用电路VHDL程序3.6 VHDL仿真3.7 VHDL综合HDL----Hardware Description Language一种用于描述数字电路的功能或行为的语言。
目的是提为电路设计效率，缩短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。
优点：HDL设计的电路能获得非常抽象级的描述。
如基于RTL(Register Transfer Level)描述的IC，可用于不同的工艺。
HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。
HDL设计的电路类似于计算机编程。
常用的HDL语言：VHDL 、Verilog HDLØVHDL 是美国国防部在20世纪80年代初为实现其高速集成电路硬件VHSIC 计划提出的描述语言;ØIEEE 从1986年开始致力于VHDL 标准化工作，融合了其它ASIC 芯片制造商开发的硬件描述语言的优点，于93年形成了标准版本（IEEE.std_1164）。
Ø1995年，我国国家技术监督局推荐VHDL 做为电子设计自动化硬件描述语言的国家标准。
VHDL 概述：VHDLVHSIC Hardwarter Description Language Very High speed integrated circuit VHSICVHDL优点:Ø覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言;ØVHDL语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解;ØVHDL语言可以与工艺无关编程;ØVHDL语言已做为一种IEEE的工业标准，便于使用、交流和推广。
VHDL语言的不足之处:设计的最终实现取决于针对目标器件的编程器，工具的不同会导致综合质量不一样。
用VHDL设计数字电路
以 设 计 数 字 电路 的 设 计流 程和 描 述 方 法 。 本 文 结 合 实 例 从 总体 上 介 绍 了利 用 Ｖ ＨＤＬ设 计 硬 件 电路 的 一 般 流 程 。 关 键词 ： ＨＤ Ｖ Ｌ；硬 件描述 语言 概 述
一
（ ）Ｖ Ｈ Ｄ Ｌ 语 言 的 设 计描 述 与 器 四 件 无 关 当 一 个设 计描 述 用 Ｖ Ｈ Ｄ Ｌ 模 拟 器和 ＶＨＤＬ综 合器进 行编译 ， 模拟 和综 合后 ， 可 以 采 用 不 同 的 映 射 工具 映 射 到 不 同 的 工 艺 上 去 。映 射 成 不 同 的 工 艺 ，只 需 要 改 变 相 应 的映射 工具 ， 无需 改变 ＶＨ ＤＬ设 计描 而 述 。 因此 设计 人 员用 ＶＨ ＤＬ 进行硬 件 电路 设 计 时 ，不 需 要 首 先 考 虑 编 程 器 件 的具 体 工 艺 和 结 构 ，而 可 以 将 主 要 精 力 集 中 在设 计 的 优 化上 。 当 硬 件 电路 设 计 完 成 以 后 ， Ｖ Ｈ 语 言允 许采 用多种 不同 的器件 结构 ＤＬ 来实现 。 （ ）Ｖ Ｈ Ｄ Ｌ 语 言 程 序 易 于共 享 和 五 复 用 ＶＨＤＬ采 用基于库（ ｉ ｒ ｒ ） Ｌ ｂ ａ ｙ 的设 计方 法 。 在设 计 过 程 中 ，可 以 建 立 各 种 可 再 次 利 用 的模 块 ，一 个大 规 模 的 硬 件 电路 设 计 往往 不 可 能 从 门 级 电路 开 始 一 步 步地 进行 设计 ，而 是一 些模 块 的 累加 。这 些 模 块 可 以是 一 些 标 准 库 ，也 可 以 是 预 先 设 计 或 以 前 设计 的 模块 ， 将这 些 模块 存于 库 中 ， 可 就 以 在 以 后 的 设 计 中 反复 使 用 。 这 种设 计方 法 可 以 大 大 的 减 少设 计 工作 量 ，降 低 设计 周期 。 三 ．ＶＨＤＬ的设 计流程 个 完 整 的 设 计 流程 是 设 计 思 想 逐 步 细 化 ．逐 步 排 除 错 误 的 过程 。 一 般的 电子 系 统 设 计 可分 为前 端 和 后 端 两 部 分 ，前 端 是 系 统 的 逻辑 设 计 和 仿 真 ，得 到 的是 门级 电 路 的原 理 图或 网表 ，后 端 设 计 如 印 刷 电 路板 的 布局 布 线 ，集 成 电路 的版 图设计 等 ， 得 出 的是 最 终 的物 理设 计 。设 计 工 作 首 先 是 用 ＶＨＤＬ描述设计概 念 ， 利用 ＶＨＤＬ仿 真 与 调试 工 具分 析 设 计概 念 的 “ 为 ” 行 ，检 查 是 否满 足 初 始要 求 。这 一 部 分 的 情 形 与 普通 编程语言 如 ＰＡＳＣＡＬ．Ｃ语言的编译 ． 运 行 ．调 试 是 类似 的 。这 时 的 仿 真 速 度要 大 大 快 于 门级 仿 真 的 速 度 。 高 层 设 计 的验 证 ．纠 错 ，有 利 于 早 期 发 现 设 计 方 案 中 的 错误 。设 计概 念验证 后 ， ＶＨ Ｄ Ｌ设 计输 把 入 ＶＨＤＬ 综合工具 ， ＶＨＤＬ综合 工具 利 用 集 成 电路 厂 商 或 电子 自动 化厂 商提 供 的 被
VHDL硬件描述语言与数字逻辑电路设计(第五版)侯伯亨章 (2)
第2章 数字系统的算法描述
2．乘法器 乘法器可实现的算法很多。2个4位数乘法的运算过程如表 2-1所示。
第2章 数字系统的算法描述
表中有一个9位寄存器，低4位存放乘数。如果乘数的最低 位(寄存器的最低位)为“1”，则将被乘数加到寄存器的b4～ b7位上；如果为“0”，则不作加法，然后向右移一位。再重 复上述过程，直至将乘数全部移出9位寄存器为止(此例中要移 4位)。将这种算法的运算过程用算法流程图来描述，如图27(a)所示，与该算法流程图对应的硬件电路框图如图2-7(b)所 示。
第2章 数字系统的算法描述
2.2 状态机及算法状态机图描述
众所周知，数字系统由控制单元和处理单元两大部分组成。 控制单元在统一的同步时钟控制下，严格按照一定的时间关系 输出控制信号；处理单元一步一步地完成整个数字系统的操作。 这种工作过程用算法流程图是无法正确描述的。 面介绍一种用于描述控制器工作过程的方法，即算法状态机图 (Algorithmic State Machine Flowchart，ASM图)描述方法。
说明该工作框所对应的硬件操作内容及对应的输出信号。
图2-2 工作框
第2章 数字系统的算法描述
(a) 工作框；(b) 对应的逻辑电路 图2-3 工作框与硬件之间的对应关系
第2章 数字系统的算法描述
通常算法流程图与硬件功能有极好的对应关系。也就是说， 一个工作框的功能应该很容易地映射成为一个较基本的逻辑电 路。图2-3(a)描述两个二进制数a和b相加，其结果为输出c的 工作框；图2-3(b)则是实现该工作框功能的逻辑电路。在设计 数字系统时，如用算法流程图描述其功能，则总要经历由粗至 细逐步细化的过程。所以，在数字系统描述的初期，一个工作 框的功能不一定完全能用一个逻辑电路来实现。但是，随着描 述的逐步细化，设计者应考虑每一个工作框的可实现性，只有 这样，算法流程图最后才能被综合成逻辑电路。
VHDL硬件描述语言与数字逻辑电路设计 (10)[175页]
![VHDL硬件描述语言与数字逻辑电路设计 (10)[175页]](https://img.taocdn.com/s3/m/53c98ea181c758f5f61f676d.png)
第10章 数字系统的实际设计技巧
10.1 数字系统优化的基本方法 10.2 数字系统设计中的工程实际问题 习题与思考题
第10章 数字系统的实际设计技巧
10.1 数字系统优化的基本方法
10.1.1 相同电路的处理 在系统设计的前期，设计人员不一定预先知道有多处存
在着相同的运算电路，只有在画出电路框图后才会发现它们 的存在。例如在图10-1(a)中，2个状态都需进行B+1运算， 要正确实现其功能需要3个B+1的运算电路。但是，进行优 化以后实际上只要用1个B+1的运算电路就可以实现正确的 逻辑功能，如图10-1(b)所示。
另外，冗余的电路会使电源消耗增加，电路工作速度降 低，同样也会增加布线困难。
其次，无论使用什么样的EDA软件工具，总希望综合 得到性能良好的电路。ቤተ መጻሕፍቲ ባይዱ
第10章 数字系统的实际设计技巧
不同的EDA软件综合所得到的电路会有一些差别。但 是，只要使用上述方法进行优化，去除整体部分的冗余电路， 最后得到的优化结果就不会相差太远。最后，根据实践表明， 电路规模愈大，其存在的冗余也会愈大。例如，在对数据进 行处理时，要对几十至几百行的C语言程序进行硬化，这对 于程序来说可能是小规模的，但是对于硬件来说其规模就不 小了。假设该程序有几十个数组，含有100个32位的整数变 量。这些变量用硬件寄存器来实现，那么需要的门数量为
如图10-3(a)所示，优化前的程序清单如下：
第10章 数字系统的实际设计技巧
第10章 数字系统的实际设计技巧 如图10-3(b)所示，优化后的VHDL程序清单如下：
第10章 数字系统的实际设计技巧
第10章 数字系统的实际设计技巧
VHDL语言实现数字电路设计
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
Verilog HDL数字设计教程(贺敬凯)第1章
路网表。
第1章 Verilog HDL数字设计综述
波形图输入方法则是将待设计的电路看成是一个黑盒子，
只需告诉EDA工具该黑盒子电路的输入和输出时序波形图，
EDA工具就可以完成黑盒子电路的设计。 原理图输入方法是一种类似于传统电子设计方法的原理 图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完 成特定功能的电路原理图。原理图由逻辑器件(符号)和连接
理图和信号的连接表，如果是一个大的系统，将是一大摞图
纸，以后系统若出现问题，查找、修改起来都很麻烦。
第1章 Verilog HDL数字设计综述
上述过程是从底层开始，或在已有的功能模块的基础上 来搭建高层次的模块直至整个系统的。因此这种传统的电子 系统的设计过程是一种自底向上(Bottom-Up)的设计，设计 过程必须从存在的基本单元模块出发，基本单元模块必须是 已经设计成熟的标准单元模块或其他项目已开发好的单元模 块。
第1章 Verilog HDL数字设计综述
本书所有设计最终的实现目标主要定位于FPGA，因此下
面重点介绍FPGA的开发流程。FPGA的EDA开发流程如图1-3
所示。
第1章 Verilog HDL数字设计综述
图1-3 FPGA的EDA开发流程
第1章 Verilog HDL数字设计综述
从图1-3可以看出，FPGA的开发流程与图1-2所示的用 EDA工具设计数字系统的流程基本相同，都需要设计输入、 功能仿真、逻辑综合、布局布线(适配)、时序仿真、物理实 现等几个步骤。下面将分别介绍主要设计模块的功能特点。
第1章 Verilog HDL数字设计综述
1. 设计输入 在EDA软件平台上开发FPGA/CPLD时，首先要将电路系 统以一定的表达方式输入计算机。通常，EDA工具的设计输 入可分为以下两种类型：
VHDL教程
LE2 进位输出 (到 LAB中的下一个逻辑单元) 27
FLEX 系列的级联链
性能优越, 适合扇入大的逻辑功能
“与”级联链
2.4 ns
“或”级联链
LE 1
0.6 ns
LE1 IN [3..0] LUT
IN [3..0]
LUT
LE2 IN [4..7] LUT IN [4..7] LUT
LE2
16位地址译码速度可达 2.4 + 0.6x3=4.2 ns
23
连续布线和分段布线的比较
连续布线 ( Altera 基于查找表（LUT）的 FPGA )
LAB
LE
24
连续布线 = 每次设计重复的可预测性和高性能
FLEX 10K系列FPGA结构图
IOC IOC IOC IOC IOC IOC IOC IOC
. . .
. . .
. . .
. . .
嵌入式 阵列块
• EAB的大小灵活可变 256x8 512x4 2048x1
1024x2
• 通过组合EAB 可以构成更大的模块 • 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器 512x4 512x4
256x8 256x8
256x16
512x8
30
FLEX 10K 系列的EAB
数据宽度 8,4,2,1 地址宽度 8,9,10,11
什么是查找表?
• 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入 变量的任何逻辑功能，如 N输入“与”、 N输入“异或” 等。 • 输入多于N个的函数、方程必须分开用几个查找表（ LUT） 实现
输入1 输入2 查黑 找盒 表子
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VHDL的历史
VHDL：VHSIC (Very High Speed Integrated Circuit) Hardware Description Language
1. 80年代初由美国国防部在实施超高速集成电路（VHSIC）项目时开发的。 2. 1987年由 IEEE 协会批准为 IEEE 工业标准，称为 IEEE1076-1987。 各
第七课、信号与变量 第八课、状态机
第九课、包集和元件 第十课、函数和过程
第十一课、复习与答疑
教学目的：
了解数字集成电路的结构特点 了解数字集成系统的基本设计方法
掌握VHDL的基本语法和主要编程要点
2
实验教学内容及要求：
分5次共10学时。 实验一：学习安装、使用MODELSIM 6.0D，并根据 testbench PPT中的两个例子，能够仿真出波形； 实验二：（1）用GENERIC语句改写例4.1，设计成通用 译码器，要求书写tb代码并仿出波形；（2）课后习题5.6， 要求书写tb代码并仿出波形；（3）课后习题6.1，要求书 写tb代码并仿出波形； 实验三：例子7.5、7.8、8.6，要求书写tb代码并仿出波 形； 实验四：第9章例题9.2、9.6、9.9，要求书写tb代码并仿 出波形； 实验五：选做例子串-并型乘法器、并行乘法器、乘-累加
VHDL是电子系统设计者和 EDA工具之间的界面。EDA工具及 HDL的流 行，使电子系统向集 成化、大规模和高速度等方向发展。
美国硅谷约有80%的 ASIC和 FPGA/CPLD已采用 HDL进行设计。
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VHDL的语言特点
VHDL具有强大的语言结构，系统硬件描述能力强、 设计效率高；具有较高的抽象描述能力。 VHDL语言可读性强，易于修改和发现错误。 VHDL具有丰富的仿真语句和库函数。 VHDL源代码进行早期功能仿真，有利于大系统的 设计与验证。 VHDL设计与硬件电路关系不大。
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VHDL设计不依赖于器件，与工艺无关 。 可移植性好。 VHDL体系符合TOP-DOWN和CE（并行工程）设计思想。 VHDL设计效率高，产品上市时间快，成本低。 易于ASIC实现。
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VHDL与其它硬件描述语言的比较
行为级 RTL级
门电路级
（RTL: Register Translate Level，寄存器传输级）
VHDL综合器 （逻辑综合、优化）
网表文件
（EDIF、XNL、 VHDL…)
FPGA/CPLD布线/适配器 （自动优化、布局、布线、适配）
门级仿真器 （功能仿真、
时序仿真）
测试电路 （硬件测试）
编程器/下载电缆 （编程、下载）
各种编程文件
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从VHDL代码到电路的转化
一位全加器
a s
b
全加器
cout
EDA公司相继推出支持VHDL的设计环境。 3. 1993年被更新为 93 标准，即IEEE1076-1993。进一步提高抽象描述层次，
扩展系统描述能力。
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VHDL的作用
1、VHDL打破软、硬件的界限。传统的数字系统设计分为： 硬件设计（硬件设计人员） 软件设计（软件设计人员）
2、采用文本形式进行程序设计，包含许多具有硬件特征的语句，主要用于描 述数字系统的结构、功能、行为和接口，能够支持电路硬件的设计、验证、 综合和测试；设计与具体工艺无关，适合于多层次大规模设计，具有良好的 开放性和并行设计能力、便于交流保存共享。
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VHDL设计简述
VHDL主要用于描述数字系统 的结构、行为、功能和接口。 VHDL将一个设计（元件、电路、 系统）分为：
外部（可视部分、端口） 内部（不可视部分、内部功能、 算法）
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VHDL的FPGA/CPLD工程设计流程
文本编辑器、图形编辑器
VHDL仿真器 （行为仿真、
功能仿真、 时序仿真）
cin
电路外部框图
VHDL：
具有较强的系统级抽象描述能力，适合 行为级和 RTL级的描述。设计者可不必了 解电路细节，所作工作较少，效率高。但 对综合器的要求高，不易控制底层电路的 生成。IEEE标准，支持广泛。
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Verilog HDL ： 系统级抽象描述能力比VHDL稍差；门级开关电 路描述方面比 VHDL 强。适合 RTL级和门电路级的 描述。设计者需要了解电路细节，所作工作较多。 IEEE标准，支持广泛。 ABEL、PALASM、AHDL(Altera HDL)： 系统级抽象描述能力差，一般作门级 电路描述。 要求设计者对电路细节有详细的了解。对综合器的性 能要求低，易于控制电路资源。支持少。
电路中的两个，要求书写tb代码并仿出波形；
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实验课要求
掌握 Modelsim仿真工具，从简单的电路 设计入手，到最后能够设计比较复杂的 电子系统，培养设计电路系统的实际动 手能力。
实验教学目的： 掌握常用EDA工具的基本使用方法 ，
掌握常用数字电路的设计特点。
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考核方式
内容：基本概念与基本功能器件的设计 编程 方式：平时作业、上机与试卷相结合
平时作业与上机 20% 考试试卷 80%
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教材及参考资料
教材：
VHDL数字电路设计教程，Volnei A. Pedroni著，乔庐峰等 译，电子工业出版社
参考资料： 1 Altera FPGA/CPLD设计（基础篇），王诚等著，人民邮
电出版社。 2 Altera FPGA/CPLD设计（高级篇），王诚等著，人民邮
VHDL及设计实践
任课教师：赵宏智 单位：北京交通大学计算机学院 E - mail: hzzhao@
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本课程安排：
学时：32学时（课堂教学22学时，上机实验10学时）
课堂教学内容：第一课Fra bibliotek引言第二课、VHDL代码结构
第三课、数据类型 第四课、运算操作符和属性
第五课、并发代码 第六课、顺序代码
电出版社。 3《FPGA/VHDL快速工程实践入门与提高》，杨恒、卢飞
成编著，北京航空航天大学出版社。
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相关网址：
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第一章 引言
VHDL的历史 VHDL的作用 VHDL的语言特点 VHDL与其它硬件描述语言的比较 VHDL设计概述 从VHDL代码到电路的转化