数字电子技术课程设计报告(数字钟)
数电电子钟课设报告
一、 概 述本次课程设计旨在利用各种集成电路元件设计出一个能12小时的数字时钟，同时也要求能用电路对数字时钟进行校准。
本报告将从数字钟的各个组成分块出发，对原理进行说明，并利用方针软件进行模拟以验证并调试设计。
最终，本次课设将会进行数字钟的整体调试和验证，以确保准确性。
二、 设计任务及要求1.1 设计任务设计一个用数字显示“时”、“分”、“秒”的数字钟电路。
1.2 设计要求（1）准确计时，用数字显示“时”、“分”、“秒”。
（2）小时的计时为12进1，分和秒的计时要求为60进制进位。
（3）选做：校正时间、整点报时、定时闹钟控制。
三、 电路设计3.1设计原理与方案3.1.1 设计电路原理框图3.1.2设计原理方案构思系统的原理框图如上，该数字时钟的时钟脉冲由振荡器和分频器产生，首先由振荡器产生持续不断的脉冲，再由分频器将振荡器产生的脉冲变为标准的秒脉冲并送往秒计数器。
秒计数器产生60秒进1的脉冲送往分计数器。
分计数器再产生60分进1的脉冲送往时计数器，时计数器为12翻1。
同时各计数器模块将与带译码器的显示器相连。
实现数字时钟的功能。
校时电路则同构将分频器产生的秒脉冲分别送往小时与分计数器实现快速校时功能。
3.2单元电路的设计3.2.1 振荡电路的设计震荡电路使用555定时器实现，使其发出1kHz 的信号，经三个十分频器后就可以产生标准秒脉冲，同时，对于555定时器，若要使它发出1 kHz 的信号，即周期为1ms 。
由公式确定两个电阻的阻值，若令 可得出在输出端接上一个电阻保护电路，就可以得到一个输出为1 kHz 信号的振荡器。
3.2.2 分频电路的设计在该电路中分频器的功能主要有两个：（1）将振荡器所发出的1kHz信号变为标准的秒脉冲信号。
（2）是为校时电路和扩展电路提供标准脉冲。
本次电路中使用74ls90来实现分频功能。
74ls90是二——五——十进制计数器，可以组成二、五、十分频电路。
用74ls90组成的十分频电路如下，振荡器的输出信号经过一个74ls90构成的十分频电路后频率变为100Hz，将三个74ls90构成的十分频电路串联，就可以得到1Hz的标准秒脉冲信号。
数字电子技术课程设计报告数字钟的设计
数字电子技术课程设计报告一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计要求（1）设计指标①时间以12小时为一个周期；②显示时、分、秒；③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；⑤为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
（2）设计要求①画出电路原理图（或仿真电路图）；②元器件及参数选择；③电路仿真与调试；④PCB文件生成与打印输出。
（3）制作要求自行装配和调试，并能发现问题和解决问题。
（4）编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、原理框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
（a）数字钟组成框图2．晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。
不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。
如图（b）所示，由ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。
数电课程设计报告数字钟的设计
数电课程设计报告第一章设计背景与要求设计要求第二章系统概述设计思想与方案选择各功能块的组成工作原理第三章单元电路设计与分析各单元电路的选择设计及工作原理分析第四章电路的组构与调试遇到的主要问题现象记录及原因分析解决措施及效果功能的测试方法,步骤,记录的数据第五章结束语对设计题目的结论性意见及进一步改进的意向说明总结设计的收获与体会附图电路总图及各个模块详图参考文献第一章设计背景与要求一．设计背景与要求在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出办事即旅行袋来麻烦;数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确度和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用;数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路;设计一个简易数字钟,具有整点报时和校时功能;1以四位LED数码管显示时、分,时为二十四进制;2时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时;3整点报时采用蜂鸣器实现;每当整点前控制蜂鸣器以低频鸣响4次,响1s、停1s,直到整点前一秒以高频响1s,整点时结束;4才用两个按键分别控制“校时”或“校分”;按下校时键时,是显示值以0~23循环变化；按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化;二．设计要求电子技术是一门实践性很强的课程,加强工程训练,特别是技能的培养,对于培养学生的素质和能力具有十分重要的作用;在电子信息类本科教学中,课程设计是一个重要的实践环节,它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容;通过本次简易数字钟的设计,初步掌握电子线路的设计、组装及调试方法;即根据设计要求,查阅文献资料,收集、分析类似电路的性能,并通过组装调试等实践活动,使电路达到性能要求;第二章系统概述设计思想与方案选择方案一 ,利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示;方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示;由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂,涉及到比较多我们没学过的内容,所以选择方案一来实施;简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器,而时计数器采用二十四进制计数器,其中分、时计数器的计数脉冲由校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号;计数器的输出通过七段译码后显示,同时通过数值判断电路控制蜂鸣器报时;各功能块的组成分频模块,60进制计数器模块,24进制计数器模块,4位显示译码模块,正点报时电路模块,脉冲按键消抖动处理模块工作原理一．简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数;当秒脉冲个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉冲,电路主要由3个计数器构成,秒计数和分计数为六十进制,时计数为二十四进制;将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号;1Hz的脉冲作为秒计数器的输入,这样实现了一个基本的计时装置;通过4位显示译码模块,可以显示出时间;时间的显示范围为00时00分~23时59分;二．当需要调整时间时,可使用数字钟的时校正和分校正进行调整,数字钟中时、分计数器都有两个计数脉冲信号源,正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5~10Hz的校正脉冲;这两种状态的切换由脉冲按键控制选择器的S 端来实现;为了更准确的设定时间,需要对脉冲按键进消抖动处理;三．电路在整点前10 秒钟内开始控制蜂鸣器报时,可采用数字比较器或逻辑门判断分、秒计数器的状态码值,以不同频率的脉冲控制蜂鸣器的鸣响;第三章单元电路设计与分析各单元电路的选择1分频模块,设计一个8级倍率为10 的分频电路,输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号;260进制计数器模块,采用两片74161级联;324进制计数器模块,采用两片74161级联;44位显示译码模块,由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;其中4位计数器用74161,数据选择器用74153,七段显示译码器部分采用AHDL硬件描述语言设计;5正点报时电路模块,该模块采用与门和数据选择器74153构成6脉冲按键消抖动处理模块,采用D触发器实现消抖动,从而能够比较精确地设定时间;设计及工作原理分析1分频模块要输出8级频率差为10倍的分频电路,可采用十进制计数器级联实现;集成十进制计数器的类型很多,比较常用的有74160、74162、74190、74192和7490等;这里采用7490来实现分频,7490是二-五-十进制加计数器,片上有一个二进制计数器和一个异步五进制计数器;QA是二进制加计数器的输出,QB、QC、QD是五进制加计数器的输出,位序从告到低依次为D,C,B;该分频器一共用到7片7490,初始信号输入到第一片7490的CLKB 端口,QD输出端连接到CLKA端,作为输入,从QA引出1MHz的output端口,并引线到第二片7490的CLKB端口,依此类推,直到第七片7490连接完成如附图所示;每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数,从而实现分频;分频模块图如图所示分频模块内部结构图如下图所示260进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入,与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0101即0到5六个状态码的计数,当上面一片状态为0101时,LDN为低电平,此时计数器为0000;这样子通过两片74161就实现了一个六十进制计数器;下图为六十进制计数器模块的示意图由六十进制计数模块构成的秒分计数如下图,下面那块六十进制技术模块表示为妙,上面那块六十进制计数模块表示为分;当妙计数模块的状态为0101 1001时,向分计数模块进位, 即通过74153M的输入C1,此时74153M输出接到分计数模块的输入端 ,通过74153M作为选择器,实现进位控制;324进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QB非门的一个输入通过输出连接到自身的LDN,ENT 和ENP接高电平,并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0010即0到2三个状态码的计数,当上面一片状态为0010即2时,下面一片状态为0100即4时,两块74161的CLRN为低电平,此时两块74161的状态都为0000,即实现了23时过后显示00时;这样子通过两片74161就实现了一个24进制计数器;下图为24进制计数器模块示意图由二十四进制计数模块构成的时计数模块如图,下面那块六十进制技术模块表示为分,上面那块24进制计数模块表示为时;当分计数模块的状态为0101 1001时,向时计数模块进位, 即通过74153M的输入C1,此时74153M输出接到时计数模块的输入端 ,通过74153M作为选择器,实现进位控制;二十四进制计数模块构成的时计数模块44位显示译码模块由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;4位计数器由74161构成;如下图所示74161构成的4位计数器数据选择器采用两片74153 和一片74153M两片74153实现连在一起实现对四个数字的选择,而一片74153M实现对小数点的选择;如下图所示74153M构成的数据选择器两片74153构成的数据选择器七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个四位显示译码模块如图所示5正点报时电路模块该模块采用与门和数据选择器74153构成,如下图所示;7个输入端口的与门控制A,当时间在59分51s,53s,55s,57s,59s的时候,A为高电平1,当秒的个位数为9时,B为高电平1,A为1,B为0时,输出C1低频率信号,A为1,B为1时输出C3高频率信号,实现整点的不同频率的报时电路;整点报时电路模块6脉冲按键消抖动处理模块采用D触发器实现消抖动,从而能够精确地设定时间;校正状态为5HZ的校正脉冲,分频器输出的10HZ通过T触发器得到5HZ的校正脉冲;如图脉冲按键消抖动处理模块通过T触发器得到的5HZ校正脉冲第四章电路的组构与调试遇到的主要问题1在用74161做二十四进制计数器时,没有深入考虑,打算采用第一片六进制,第二片四进制级联而成,结果出现问题;2时、分调整按键没有安装消抖动装置;3在设置简易数字钟的分时,时计数器也会进;现象记录及原因分析1虽然也能够计数实现二十四进制,但是不能与七段显示译码器配合使用,不能显示直观的数值,这样给用户带来不便;2在下载调试的时候,我要进行时分调整,但是有时按一下子脉冲键会进两个数值,这样子给时分的设置带来了麻烦,原因是按键没有采用消抖动装置;3在调试的时候,打算通过按键调整分,但是发现时计数器也会进位,这就不符合要求了,原因是调整分时,各计数器都按正常状况在计数,所以会按正常情况产生进位;解决措施及效果1仍然采用两片74161,第一片可以从0~9,第二片只能从0~2,而且当第二片为2的时候,第一片到4的话就都清零复位,这样不仅实现了二十四进制计数器,而且能与七段显示译码器配合使用,直观的显示数字;2在脉冲控制按键上加上了D触发器,这样子可以达到消抖动的效果;3加上选择器,把两路信号分开,当调整分的时候,不对时计数器产生进位,这样子就不会产生十进位了,解决了这个问题;功能的测试方法、步骤,记录的数据1简易数字钟的测试,将电路图连好后,分析与综合,仿真,编译,下载到仪器上,表示秒的小数点按1Hz,占空比50%跳动,分从0~59计数,分过了59后,向时计数器进1;2整点点报时功能的测试,到了整点,即59分51s,53s,55s,57s时蜂鸣器低频率间断性鸣响,59分59秒时,蜂鸣器高频率鸣响一次;3时、分调整功能的测试,按分调整键,分按一定的频率逐次加一,但是时显示不变；按时调整键,时按一定的频率逐次加一,但是分显示不变;第五章结束语对设计题目的结论性意见及进一步改进的意向说明简易数字钟的设计中,主要运用了分频器,六十进制计数器,二十四进制计数器,动态扫描显示电路,选择器,按键消抖以及门电路等数字电路方面的知识;可以在简易数字钟的基础上加上24小时和12小时转换功能,秒表功能,闹钟功能,这样更能满足人们的使用需求;总结设计的收获与体会简易数字钟的设计及实验当中,我坚持了下来,上学期的数电我学的并不好,而且对软件应用的接受能力不强,刚开始的时候做的很慢,看到别人都做好了,心里比较着急,于是,我找出了数电课本,复习所涉及的知识点,并练习所学软件,终于有了进步,可以更上同学们的进度,但数字钟的设计一直困扰我,看到别人拓展功能都做好了,自己基本的都还没做好,心里很急;在设计的过程中,碰到了很多的困难,遇到了很多问题,不断地思考与尝试,以及向同学和老师请教,但还是没能完全设计好,以后有时间还得多去实验室尝试,争取做好一些拓展功能;通过这次设计,对上学期学习的数字电路的相关知识得到了复习和巩固,也查阅了一些相关的资料,也加深了我对数字电路应用的理解,总之这次的电子技术课程设计受益匪浅;参考文献：基于FPGA的数字电路系统设计西安电子科技大学出版社数字电子技术基础电子工业出版社数字电路与逻辑设计实验及应用人民邮电出版社附图1.分频模块分频器仿真波形下图为分频器线路图2.60进制计数器模块60进制计数器仿真波形3.24进制计数器模块24进制计数器仿真波形4. 4位显示译码模块七段显示译码器模块七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个4位显示译码模块四位显示译码模块。
数字电子钟设计报告,完整版
一、任务技术指标设计一个数字电子钟（1）能显示小时、分钟和秒；（2）能进行24小时和12小时转换；（3）具有小时和分钟的校时功能。
二、总体设计思想1.基本原理该数字钟由振荡器、分频器、计数器、译码器、显示器和校时电路等六部分组成。
振荡器产生的钟标信号送到分频器，分频电路将时标信号分成每秒一次的方波秒信号。
秒信号送入计数器进行计数，计数到60秒后向分进位，同理计数到60分后向小时进位，并将计数的结果以BCD-七段显示译码器显示出来。
计数选用十进制计数器74LS760D，校时电路通过选通开关对“时”和“分”进行校时。
二十四小时和十二小时的转换也可以用开关进行选择。
2.系统框图如图1：振荡器产生的钟标信号送到分频器，分频电路将时标信号送至计数器。
计数器通过译码显示把累计的结果以“时”、“分”、“秒”的数字显示出来。
整个过程中可选择用校时电路进行校时。
图1 系统框图三、具体设计1.总体设计电路该数字钟由振荡器、分频器、计数器、显示器和校时电路组成。
振荡器产生的钟标信号送到分频器，分频电路将时标信号分成每秒一次的方波秒信号。
秒信号送入计数器进行计数，计数到60秒后向分进位，同理分计数器计数到60分后向小时进位，并将计数的结果以BCD-七段显示译码器显示出来。
计数选用十进制计数器74LS760D，校时电路通过选通开关对“时”和“分”进行校时。
二十四小时和十二小时的转换可以用开关进行选择。
图2 总体电路图2.模块设计（1）振荡器的设计振荡器是数字钟的核心。
振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。
石英晶体振荡器的作用是产生时间标准信号。
因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。
电路中采用的是将石英晶体与对称式多谐振荡器中的耦合电容串联起来，就组成了如图3所示石英晶体多谐振荡器。
图3振荡器电路图和仿真波形图（2）分频器的设计对于分频器的设计选定74LS90集成芯片。
数字电路课程设计数字时钟报告
数字电路课程设计数字时钟报告数字电路课程设计数字时钟介绍•数字电路课程设计是一门重要的电子工程课程，旨在培养学生在数字电路设计领域的能力和技巧。
•数字时钟是数字电路设计项目中一个典型的案例，可以通过该项目加深对数字电路原理和实践的理解。
设计目标•开发一个功能完备、性能稳定的数字时钟电路。
•通过数字时钟项目，培养学生的数字电路设计能力、团队合作能力和解决问题的能力。
设计步骤1.分析需求：确定数字时钟的功能和性能要求，例如显示精度、时钟模式、闹钟功能等。
2.确定器件：根据设计需求，选择适合的数字电路和组件，如时钟发生器、计数器、显示器等。
3.设计电路原理图：根据需求和选择的器件，绘制数字时钟的电路原理图。
4.进行逻辑设计：使用数字逻辑门和触发器等器件，实现数字时钟的各个功能模块。
5.进行测试：将电路搭建并连接，对数字时钟进行功能和性能测试。
6.优化和修改：根据测试结果，优化和修改电路设计，确保数字时钟的稳定性和可靠性。
7.编写报告：总结设计过程，记录问题和解决方案，描述数字时钟的设计和实现。
设计要点•确保数字时钟的显示精度和稳定性，避免数字闪烁或误差较大。
•采用合适的计数器和时钟发生器，确保数字时钟能准确计时和显示时间。
•考虑数字时钟的功耗和可靠性，选择适合的电源和元器件。
•在设计中考虑数字时钟的扩展性和功能性，如增加闹钟、温湿度显示等功能。
结论•数字时钟设计是数字电路课程中有趣而实用的项目，能够培养学生的实践能力和创造力。
•通过数字时钟项目，学生可以通过实践掌握数字电路设计的方法和技巧，提高解决问题的能力和团队协作能力。
•数字时钟设计也是一个不断优化和改进的过程，通过反复测试和修改，可以得到一个性能稳定、功能完备的数字时钟电路。
数电课程实验报告——数字钟的设计
.《数字电子技术》课程设计报告设计题目: 数字钟班级学号：1407080701221 1407080701216 1407080701218学生：志强企海清指导教师：周玲时间：2016.6.15-2016.6.16《数字电子技术》课程设计一、设计题目：数字钟的设计一、设计任务与要求：1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。
其中时为24进制，分秒为60进制。
2. 其他功能扩展：（1）设计一个电路实现时分秒校准功能。
（2）闹钟功能，可按设定的时间闹时。
（3）设计一个电路实现整点报时功能等。
在59分51秒、53秒、55秒、57秒输出750Hz 音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz荧屏结束时刻为整点。
二、设计方案：数字电子钟由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。
振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。
秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。
计数器的输出分别经译码器送显示器显示。
计时出现误差时,可以用校时电路校时、校分。
三、芯片选定及各单元功能电路说明：实验器材及主要器件（1）CC4511 6片（2）74LS90 5片（3）74LS92 2片（4）74LS191 1片（5）74LS00 5片（6）74LS04 3片（7）74LS74 1片（8）74LS2O 2片（9）555集成芯片1片（10）共阴七段显示器6片（11）电阻、电容、导线等若干①振荡器石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。
它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。
这用压电谐振的频率即为晶体振荡器的固有频率。
数电课程设计报告-多功能数字钟
课题名称：多功能数字钟所在院系：机械电子工程学院班级：*自动化*班学号：2011******* 姓名：*宜杰指导老师：***时间：2013.12.20瓷学院数字电子技术课程设计任务书目录引言 (4)第一章方案设计 (5)第二章单元电路设计 (7)第三章总体电路图 (13)第四章课程设计总结 (15)附表元件清单 (16)附录参考文献 (17)引言随着社会的发展，科学技术的不断进步，对电子产品的性能要求也更高。
我们做为21世纪的一名学电子的大学生，不仅要将理论知识学会，更应该将其应用与我们的日常生活中去，使理论与实践很好的结合起来。
电子课程设计是电子技术学习中的一个非常重要的实践环节，能够真正体现我们是否完全吸收了所学的知识。
数字电子时钟是一个对标准频率（1HZ）进行计数的计数电路。
通常使用石英晶体振荡器电路构成数字钟，以保证其频率的稳定。
以10 进制计数器74HC390 来实现时间计数单元的计数功能。
用4518作为计数电路，采用CD4511 作为显示译码电路。
选择ＬＥＤ数码管作为显示电路。
由CD4511 把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。
用COMS 与或非门实现的时或分校时电路。
该电路还有在整点前10 秒钟开始整点报时的功能。
报时电路可选74HC30 来构成。
时间以24 为一个周期。
数字钟采用数字电路实现对“时”“分”“秒”数字显示的计时装置。
具有时间显示、闹钟设置、报时功能、校时的功能。
走时准确、显示直观、精度高、稳定等优点。
第一章方案设计设计制作一多功能数字钟一、设计任务：设计一个电子电路系统时，首先必须明确系统的设计任务，根据任务进行方案选择，然后对方案中的各部分进行单元的设计和器件选择，最后将各部分连接在一起，设计出一个符合设计要求的完整系统电路设计要求：(1) 时钟显示功能，能够十进制显示“时”、“分”、“秒”;(2) 小时高位具有零熄灭功能;(3) 具有整点报时功能;(4) 具有快速校准时间的功能。
数字钟课程设计报告
数字钟课程设计报告前言：随着科技的不断进步，数字化已经成为了各个领域的主流趋势。
数字技术也在教育领域得到广泛应用。
数字化教育为学生提供了更好的学习方式和体验，同时也给教育工作者带来了更多的创新空间。
本文将围绕数字化教育，探讨数字钟课程设计报告。
数字钟的设计：数字钟是一个数字化的学习工具，在各学科的教学中都得到了广泛应用。
数字钟的设计可以遵循以下步骤：1.确定教学目标：数字钟的设计必须遵循教学目标，以便为教师和学生提供最佳的学习体验，使教学更加生动有趣。
2.选择数字钟的类型：根据教学目标和特点，可以选择不同类型的数字钟，例如计时器、倒计时器、时间轴等。
3.选择数字钟的功能：数字钟的功能会影响到教学效果，因此需要根据教学目标和教学特性选择数字钟的功能。
4.美化数字钟的界面：美化数字钟的界面能够增加学生的学习兴趣，提高教学效果，从而实现教学目标。
数字钟的应用：数字钟是一种数字化教学工具，可以在各个学科的教学中得到广泛应用。
下面以数学为例，详细说明数字钟在数学教学中的应用。
数字钟可以用于教学观念的讲解。
在数学教学中，学习时间的观念非常重要。
使用数字钟可以帮助学生了解时间的本质，为学生认识到时间的重要性打下基础。
数字钟也可以用于学习数学运算。
例如，教师可以设置数字钟来进行加减乘除的计算，帮助学生提高计算速度和精确度。
数字钟还可以用于检查作业。
教师可以在数字钟上设置一个时间限制，让学生在规定时间内完成作业。
如果学生没有完成作业，数字钟将会提醒他们完成。
数字钟的优势：数字化教育工具的吸引力取决于它们的功能和灵活性。
数字钟虽然看起来简单，但它的实际用途非常重要。
它能够帮助教师更好地了解学生的学习情况，同时也能够更好地帮助学生提升学习效果。
数字钟优势如下：1、灵活性：数字钟可以根据教学需要进行设计和选择，可以在不同的学科中得到广泛应用。
2、互动性：数字钟可以与学生互动式地使用。
通过使用数字钟可以促进学生互动，提高学生的学习效果，帮助学生主动掌握学习内容。
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目录一．设计目的 (1)二．实现功能 (1)三．制作过程 (1)四．原理框图 (3)4.1 数字钟构成 (3)4 .2设计脉冲源 (4)4.3 设计整形电路 (5)4.4 设计分频器 (5)4.5 实际计数器 (6)4.6 译码/驱动器电路的设计 (7)4.7 校时电路 (8)4.8 整点报时电路 (9)4.9 绘制总体电路图 (10)五．具体实现 (10)5.1电路的选择 (10)5.2集成电路的基本功能 (10)5.3 电路原理 (11)六．感想与收获 (12)七．附录 (14)数字电子技术课程设计报告一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。
诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常现实的意义。
石英数字钟，具有电路简洁，代表性好，实用性强等优点，在数字钟的制作中，我们采用了传统的PCMS大规模集成电路为核心，配上LED发光显示屏，用石英晶体做稳频元件，准确又方便。
二、实现功能①时间以12小时为一个周期；②显示时、分、秒；③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；⑤为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
三、制作过程1.确立电子数字计时器的制作思路要想构成数字钟，首先应有一个能自动产生稳定的标准时间脉冲信号的信号源。
还需要有一个使高频脉冲信号变成适合于计时的低频脉冲信号的分频器电路，即频率为1HZ的“秒脉冲”信号。
经过分频器输出的秒脉冲信号到计数器中进行计数。
由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，这就需要分别设计60进制，24进制，（或12进制的计时器，并发出驱动AM；PM的标志信号）。
各计数器输出的信号经译码器/驱动器送到数字显示器对应的笔划段，使得“时”、“分”、“秒”得以数字显示。
任何数字计时器都有误，因此应考虑校准时间电路，校时电路一般采用自动快调和手动调整，“自动快调”是利用分频器输出的不同频率脉冲使得显示时间自动迅速的得到调整。
“手动调整”是利用手动的节拍调整显示时间。
2.查阅资料绘出各部分的电路图(详见原理框图)数字计时器的设计方法：（1）设计脉冲源（2）设计整形电路（3）设计分频器（4）设计计数器（5）译码器/驱动器（6）设计校时电路3. 按所设计的电路去选择、测试好元器件、并装配成为产品4. 准备设计论文答辩四、原理框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
数字钟组成框图2．设计脉冲源自激式振荡电路有：自激多谐振荡器，激间歇振荡器这次我们选择晶体振荡器原因如下: 由于通常要求数字钟的脉冲源的频率要十分稳定、准确度高，因此要采用石英晶体振荡器，其他的多谐振荡器难以满足要求。
石英晶体不但频率特性稳定，而且品质因数很高，有极好的选频特性。
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。
石英晶体振荡器的频率取决于石英晶体的固有频率，与外电路的电阻电容的参数无关一般情况下，晶振频率越高，准确度越高，但所用的分频级数越多，耗电量就越大，成本就越高，在选择晶体时应综合考虑。
一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。
如图（b）所示，由ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。
输出反馈电阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。
电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。
由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
（a）CMOS 晶体振荡器（仿真电路）3．设计整形电路由于晶体振荡器输出的脉冲是正弦波或是不规则的矩形波，因此必须经整形电路整形。
我们已学过的脉冲整形电路有以下几种：削波器、门电路、单稳态电路、双稳态电路、施密特触发器等。
通过查阅资料主要使用施密特触发器：门电路组成的整形电路4. 设计分频器分频器——能将高频脉冲变换为低频脉冲，它可由触发器以及计数器来完成。
由于一个触发器就是一个二分频器，N个触发器就是2N个分频器。
如果用计数器作分频器，就要按进制数进行分频。
例如十进制计数器就是十分频器，M进制计数器就为M分频器。
若我们从市场上购买到石英晶体振荡器其频率为32768HZ，要想用该振荡器得到一个频率为1HZ的秒脉冲信号，就需要用分频器进行分频，分频器的个数为2N =32768HZ，N =15 即有15个分频器。
这样就将一个频率为23768HZ的振荡信号降低为1HZ的计时信号，这样就满足了计时规律的需求：60秒=1分钟，60分=1小时，24小时=1天。
5．设计计数器计数器的设计，以触发器为单元电路，根据进制按有权码或无权码来编码，采用有条件反馈原理来构成。
当“小时”的十位为2；个位为3时，只要个位数“分”有进位时，就应使十位的“小时”的位数归零，因此24小时进制计数器要采用有条件反馈的设计。
（12进制计数器也同理）；但应在归零的同时发出驱动AM（上午）、PM（下午）标志的信号。
按规律,一般设计计数器的方法秒部分：个位选用模10计数器；十位选用模6计数器分部分：个位选用模10计数器；十位选用模6计数器小时部分：模12计数器；或模24计数器6. 译码/驱动器电路的设计在数字系统中常常需要将测量或处理的结果直接显示成十进制数字。
为此，首先将以BCD码表示的结果送到译码器电路进行译码，用它的输出去驱动显示器件，由于显示器件的工作方式不同，对译码器的要求也就不同，译码器的电路也不同。
数字显示的器件的种类：荧光管、辉光管、发光二极管、液晶显示屏等.译码器电路：此次我们选择的是LED共阳极发光二极管显示器显示电路如下：原理图7．校时电路校时电路是计时器中不可少的一部分因为当即时间与计时器时间不一致时，就需要校时电路予以校正。
校时电路有两种方案：第一、校时用的脉冲可选用频率较高的不等的几种脉冲，从计数器的总输入端（秒计数器的第一级输入端）送入。
第二、校时用的脉冲，分别将秒脉冲送到“计小时”的计数器的输入端，“计分”的计数器输入端，但校时、校分时，应将原计数回路关闭或断开。
校秒时可采用关闭或断开秒计数器的脉冲信号输入端使其停止计时8．整点报时电路电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。
当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QＣ和QＡ、个位的Q Ｄ和QＡ及秒计数器十位的QＣ和QＡ相与，从而产生报时控制信号。
实现方式：9. 绘制总体电路图五：具体实现1、电路的选择：我们采用了传统的PCMS大规模集成电路为核心，配上LED发光显示屏，用石英晶体作为稳频元件，准确又方便。
数字钟专用集成块如下：a. 译码/驱动电路：LM8361，M8560，LM8569，TMS3450NL，MM5457，MM5462集成电路，因为它在所有型号中静态功耗最低。
其管脚图见图（12）b. 分频器:我们采用了CD4060。
c.反相器: 我们选用了CD4069（内含有六个反相器）。
2、集成电路的基本功能（1）CD4060：它是一个十四级二分频器，它所产生的信号频率为30720HZ，经九级两二分频后，得到一个60HZ的脉冲信号，见图。
（2）CD4069反相器: F1—F6六个反相器，通过外接电路去控制各电路的工作状态，管脚见图：（3）MM5462: 它是集译码/驱动电路为一体，它是60HZ 时基24小时专用集成电路。
1-4，6-12，22十三个端子是显示笔划输出的，1脚是四个笔划，其余每脚输出二个笔划，16脚为正电源，5脚为负电源，20脚睡眠输出是直流信号，由17脚动和关闭，由13脚调整至需要值，最大值59分钟倒计时。
17脚是内部振荡器RC 输入端，该振荡信号一是作为外部时基的备用，二是13闹输出的信号源。
在我们选用的这套套件没有用20脚的睡眠功能。
19脚为时基信号输入脚。
14、15、18脚是操作控制端，若接高低电平各有不同的功能。
值得注意的是所有的输出端均为低电平有效。
CD4069 CD4060 CD4069CD4060、3、电路原理：（见图原理方框图）变压器将交流220V电压，变为双7.5V交流低电压，经全波整流后路经D4供显示屏驱动电路，而另一路经滤波后供主电路。
由于时钟需要脉冲源，我们选用了JT，R1，C3和CD4060内部的两个反相器组成的晶体振荡器，目的是为了提脉冲源的稳定度，而脉冲源产生的波形不是规则的矩形波，因此，需经整形器整形后，送到下一级，由于脉冲信号源的频率较高，经CD4060九级分频及计数后变换低频脉冲信号。
由13脚得到60HZ的脉冲信号一路送入MM5461的19脚，另一路去控制由F4，Q2，Q3组成的显示屏驱动电路。
由于F4的倒相作用，使Q2，Q3和时基信号交替导通，形成间歇点亮显示屏，使它工作在正常状态。
当60HZ的信号从MM5461的19脚进入后，由控制电路各部分电路的正常工作经译码与驱动电路去控制显示屏各个应亮的端。
F1，F2，F3，R2，R8，C5，K1组成了一个“电子自锁式开关”，每控一次K1，F2的输出状态会改变，一路去控制MM5461的18脚，另一路去驱动显示屏右下点的发光二极管以指示该功能的工作状态。
“亮”表示“闹钟时间已设置”，“灭”表示“闹设置取消”。
R7，Q1，FMQ组成闹输出放大电路，控制信号由MM5461的13脚输出。
当响闹时，按下K5可使闹暂停并延时九分钟再闹，还可多次使用报时延时，响闹总时长59分钟。
由于MM5461无秒信号输出，故用F5，F6，R3，R4，C4组成秒信号发生器，经Q4去驱动显示屏中间的“冒号”闪动。