IC工艺和版图设计之栓锁效应与布局规则 PPT
Nwell P- epi
In
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
OUT Q1
Rwell
产生Latch up的具体原因1
1. Latch up产生原因1 芯片一开始工作时 VDD变化导致Nwell和Psub间的 寄生电容中产生足够的电流， 当VDD变化率大到一定地步， 将会引起Latch up.
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法2
防止闩锁的方法2： 使用轻掺杂外延层， 防止侧向漏电流从 纵向PNP到低阻衬底 的通路。
latch-up保护方法
防止闩锁的方法3
此时latch up不会产生。
latch-up原理分析
OUT Q1
Rwell
Rsub Q2
当一个BJT集电极电流受外部 干扰突然增加到一定值时，
会反馈至另外一个BJT， 从而使两个BJT因触发而导通， VDD至GND间形成低阻通路， Latch up由此产生。
latch-up原理分析
N+ P+ Rwell
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法1
防止闩锁的方法1： 使用重掺杂衬底， 降低Rsub值， 减小反馈环路增益。
防止闩锁的方法4
隔离槽
P+ N+
N+ P+
Nwell
Plding Voltage
Trench=2.5u
Trench=1.4u
Trench=0u N+和P+间距
防止闩锁的方法4： 使用使用隔离槽
latch-up保护方法
防止闩锁的方法5（1）
保护PMOS
保护NMOS
VDD GND VDD GND
N+ P+ Rwell
Nwell P- epi
P+sub
P+ Q1
In Out
N+ Rw2
Q2
N+ P+
Rsub
Rs2
OUT Q1
Rwell Rw2
Is2 Rs2
Iben Rsub
Q2
Is
Vhold VDD VSS Vcep Is2Rs2 Vben Vcep (Is Ibn )Rs2 IsRsub Vcep V ben (1 Rs2 / Rsub )
增加Rs2和Rw2或者减小Rw和Rsub可以增加电路的保持电压。
latch-up保护方法
防止闩锁的方法3(2)
防止闩锁的方法3 1.使NMOS和PMOS保持足够的间距来降低引发SCR的可能。 2.Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
latch-up保护方法
N+ P+
In Out P+ N+ P+ N+ P+ N+
N+ P+
Nwell P- epi
Nwell Latch up path
P+sub
Rwell
Q1
Rw2
Rs2 Rsub Q2
latch-up保护方法
防止闩锁的方法5（2）
防止闩锁的方法5 使用Guardring： 1.多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。 使用多子保护环可以降低Rwell和Rsub的阻值，且可以 阻止多数载流子到基极。 2.少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD； P+Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发 的闩锁。
VDD
注入到阱的 载流子
Rwell
注入到衬底 Q1 的载流子
Rsub Q2
3. Latch up产生原因3 ESD静电加压， 可能会从保护电路中引入少量
带电载流子到阱或衬底中，
也会引起SCR的触发。
latch-up原理分析 产生Latch up的具体原因4
OUT Q1
4. Latch up产生原因4 当许多驱动器同时动作， Rwell 负载过大使VDD或GND突然变化， 也有可能打开SCR的一个BJT。
Rsub Q2
latch-up原理分析
In
N+ P+ Rwell
Nwell P- epi
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
产生Latch up的具体原因5
OUT
Rwell
Q1
Rsub Q2
5. Latch up产生原因5 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up原理分析 产生Latch up的具体原因5(2)
阱侧面漏电流过大，漏电流通过Q2流向GND,
OUT
Rwell
ICE2 I漏
Q2的基区注入电流
Q1
IB2
ICE 2
2
Rsub Q2
则Q1的CE电流等于Q2的基区电流，则Q1的基区电流
I B1
ICE 2
21
I漏
21
则Q1的BE结电压
VBE1
I漏
12
R well
所以漏电流大过大，会导致寄生PNP管导通，产生闩锁效应。
Rsub Q2
latch-up原理分析 产生Latch up的具体原因2
VDD OUT
2. Latch up产生原因2
OUT
Rwell
当I/O的信号变换超过
VDD-GND的范围时，
Q1
将会有大电流在芯片中产生，
OUT Rsub Q2
也会导致SCR的触发。
GND OUT
latch-up原理分析 产生Latch up的具体原因3
IC工艺和版图设计 第八章 latch-up和GuardRing设计
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up原理分析
CMOS电路中在电源VDD和地线GND之 间由于寄生的PNP和NPN相互影响可能会产生 的一低阻抗通路，使VDD和GND之间产生大 电流，这就称为闩锁效应（latch up）。
随着IC制造工艺的发展，集成度越来越 高，产生latch up的可能性会越来越高。
latch-up原理分析
In
Out
N+ P+ P+ N+ N+ P+
In
Out
Nwell P- epi
P+sub
latch-up原理分析
In
Out
N+ P+ Rwell
P+ Q1
N+ N+ P+
Nwell
Q2
P- epi
P+sub
Rsub
latch-up原理分析
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT
Rwell
Q1
OUT Rsub Q2
latch-up原理分析
OUT Q1
Rwell
CB结反 向电流
Rsub Q2
当无外界干扰未引起触发时，两个 BJT处于截止状态， 集电极电流是C-B反向漏电流构成， 电流增益非常小，
In
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
OUT Q1
Rwell
产生Latch up的具体原因1
1. Latch up产生原因1 芯片一开始工作时 VDD变化导致Nwell和Psub间的 寄生电容中产生足够的电流， 当VDD变化率大到一定地步， 将会引起Latch up.
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法2
防止闩锁的方法2： 使用轻掺杂外延层， 防止侧向漏电流从 纵向PNP到低阻衬底 的通路。
latch-up保护方法
防止闩锁的方法3
此时latch up不会产生。
latch-up原理分析
OUT Q1
Rwell
Rsub Q2
当一个BJT集电极电流受外部 干扰突然增加到一定值时，
会反馈至另外一个BJT， 从而使两个BJT因触发而导通， VDD至GND间形成低阻通路， Latch up由此产生。
latch-up原理分析
N+ P+ Rwell
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up保护方法
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT Q1
Rwell
Rsub Q2
防止闩锁的方法1
防止闩锁的方法1： 使用重掺杂衬底， 降低Rsub值， 减小反馈环路增益。
防止闩锁的方法4
隔离槽
P+ N+
N+ P+
Nwell
Plding Voltage
Trench=2.5u
Trench=1.4u
Trench=0u N+和P+间距
防止闩锁的方法4： 使用使用隔离槽
latch-up保护方法
防止闩锁的方法5（1）
保护PMOS
保护NMOS
VDD GND VDD GND
N+ P+ Rwell
Nwell P- epi
P+sub
P+ Q1
In Out
N+ Rw2
Q2
N+ P+
Rsub
Rs2
OUT Q1
Rwell Rw2
Is2 Rs2
Iben Rsub
Q2
Is
Vhold VDD VSS Vcep Is2Rs2 Vben Vcep (Is Ibn )Rs2 IsRsub Vcep V ben (1 Rs2 / Rsub )
增加Rs2和Rw2或者减小Rw和Rsub可以增加电路的保持电压。
latch-up保护方法
防止闩锁的方法3(2)
防止闩锁的方法3 1.使NMOS和PMOS保持足够的间距来降低引发SCR的可能。 2.Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell 和Rsub的阻值。
latch-up保护方法
N+ P+
In Out P+ N+ P+ N+ P+ N+
N+ P+
Nwell P- epi
Nwell Latch up path
P+sub
Rwell
Q1
Rw2
Rs2 Rsub Q2
latch-up保护方法
防止闩锁的方法5（2）
防止闩锁的方法5 使用Guardring： 1.多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。 使用多子保护环可以降低Rwell和Rsub的阻值，且可以 阻止多数载流子到基极。 2.少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD； P+Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发 的闩锁。
VDD
注入到阱的 载流子
Rwell
注入到衬底 Q1 的载流子
Rsub Q2
3. Latch up产生原因3 ESD静电加压， 可能会从保护电路中引入少量
带电载流子到阱或衬底中，
也会引起SCR的触发。
latch-up原理分析 产生Latch up的具体原因4
OUT Q1
4. Latch up产生原因4 当许多驱动器同时动作， Rwell 负载过大使VDD或GND突然变化， 也有可能打开SCR的一个BJT。
Rsub Q2
latch-up原理分析
In
N+ P+ Rwell
Nwell P- epi
Out
P+
N+
Q1
N+ P+
Q2
P+sub
Rsub
产生Latch up的具体原因5
OUT
Rwell
Q1
Rsub Q2
5. Latch up产生原因5 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up原理分析 产生Latch up的具体原因5(2)
阱侧面漏电流过大，漏电流通过Q2流向GND,
OUT
Rwell
ICE2 I漏
Q2的基区注入电流
Q1
IB2
ICE 2
2
Rsub Q2
则Q1的CE电流等于Q2的基区电流，则Q1的基区电流
I B1
ICE 2
21
I漏
21
则Q1的BE结电压
VBE1
I漏
12
R well
所以漏电流大过大，会导致寄生PNP管导通，产生闩锁效应。
Rsub Q2
latch-up原理分析 产生Latch up的具体原因2
VDD OUT
2. Latch up产生原因2
OUT
Rwell
当I/O的信号变换超过
VDD-GND的范围时，
Q1
将会有大电流在芯片中产生，
OUT Rsub Q2
也会导致SCR的触发。
GND OUT
latch-up原理分析 产生Latch up的具体原因3
IC工艺和版图设计 第八章 latch-up和GuardRing设计
本章主要内容
Latch-up原理分析
CH8
Latch-up的防护
GuardRing
latch-up原理分析
CMOS电路中在电源VDD和地线GND之 间由于寄生的PNP和NPN相互影响可能会产生 的一低阻抗通路，使VDD和GND之间产生大 电流，这就称为闩锁效应（latch up）。
随着IC制造工艺的发展，集成度越来越 高，产生latch up的可能性会越来越高。
latch-up原理分析
In
Out
N+ P+ P+ N+ N+ P+
In
Out
Nwell P- epi
P+sub
latch-up原理分析
In
Out
N+ P+ Rwell
P+ Q1
N+ N+ P+
Nwell
Q2
P- epi
P+sub
Rsub
latch-up原理分析
N+ P+ Rwell
Nwell P- epi
P+sub
In
Out
P+
N+
Q1
N+ P+
Q2
Rsub
OUT
Rwell
Q1
OUT Rsub Q2
latch-up原理分析
OUT Q1
Rwell
CB结反 向电流
Rsub Q2
当无外界干扰未引起触发时，两个 BJT处于截止状态， 集电极电流是C-B反向漏电流构成， 电流增益非常小，
合集下载
数字IC芯片设计PPT课件
第35页/共50页
用人单位要求
• 高级数字前端电路工程师 工作地点：成都 职位描述： 1. 完成公司ASIC数字前端的设计和验证； 2. 配合数字后端部门完成ASIC的后端设计； 3. 配合测试部门完成ASIC的测试； 4. 完成相关文档的整理与编写。 任职要求： 1. 相关专业本科以上学历； 2. 4-5年相关工作经验，具有独立设计模块、芯片能力； 3. 熟练掌握Verilog，熟悉芯片的仿真验证方法，熟悉 NC-Sim CS, Quar tus等EDA 工具；熟悉ASIC设计流程；了解系统总线架构和常用软硬件接口协议。 4. 良好的沟通协调能力及团队合作精神。 数字后端设计工程师 职位描述： 负责数字电路的综合、自动布局布线、时钟分析、时序修正、电源分析、信号完整性分析、 物理验证、代工厂tapeout等数字后端工作，协助前端工程师完成设计、验证和时序分析， 完成对代工厂数据交接和对客户技术支持。 任职资格： 1. 微电子相关专业，本科以上学历。 2. 熟悉SOC从RTL到GDS的完整设计流 程； 3. 能够熟练使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、 Calibre等相关设计工具的某一套或几种； 4. 较好的英文阅读能 力； 5.高效的学习能力和团对合作精神。
第13页/共50页
电源的规划
第14页/共50页
电源布线
第15页/共50页
布线
第16页/共50页
ENCOUTER布局布线设计流程 1、登录服务器，进入终端，输入：encounter ，进入soc encounter
第17页/共50页
2、调入门级网表和库
➢ 网表文件：bin/accu_synth.v
• 标准单元的布局 • 时钟树综合 • 布线 • DFM（Design For Manufacturing)
用人单位要求
• 高级数字前端电路工程师 工作地点：成都 职位描述： 1. 完成公司ASIC数字前端的设计和验证； 2. 配合数字后端部门完成ASIC的后端设计； 3. 配合测试部门完成ASIC的测试； 4. 完成相关文档的整理与编写。 任职要求： 1. 相关专业本科以上学历； 2. 4-5年相关工作经验，具有独立设计模块、芯片能力； 3. 熟练掌握Verilog，熟悉芯片的仿真验证方法，熟悉 NC-Sim CS, Quar tus等EDA 工具；熟悉ASIC设计流程；了解系统总线架构和常用软硬件接口协议。 4. 良好的沟通协调能力及团队合作精神。 数字后端设计工程师 职位描述： 负责数字电路的综合、自动布局布线、时钟分析、时序修正、电源分析、信号完整性分析、 物理验证、代工厂tapeout等数字后端工作，协助前端工程师完成设计、验证和时序分析， 完成对代工厂数据交接和对客户技术支持。 任职资格： 1. 微电子相关专业，本科以上学历。 2. 熟悉SOC从RTL到GDS的完整设计流 程； 3. 能够熟练使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、 Calibre等相关设计工具的某一套或几种； 4. 较好的英文阅读能 力； 5.高效的学习能力和团对合作精神。
第13页/共50页
电源的规划
第14页/共50页
电源布线
第15页/共50页
布线
第16页/共50页
ENCOUTER布局布线设计流程 1、登录服务器，进入终端，输入：encounter ，进入soc encounter
第17页/共50页
2、调入门级网表和库
➢ 网表文件：bin/accu_synth.v
• 标准单元的布局 • 时钟树综合 • 布线 • DFM（Design For Manufacturing)
IC封装工艺介绍(PPT45页)
IC封装工艺介绍(PPT45页)
Die Attach质量检查： Die Shear（芯片剪切力）
IC封装工艺介绍(PPT45页)
Logo
FOL– Wire Bonding 引线焊接
※利用高纯度的金线（Au） 、铜线（Cu）或铝线（Al）把 Pad 和引线通过焊接的方法连接起来。Pad是芯片上电路的外接点
IC Design IC设计
SMT IC组装
Wafer Fab 晶圆制造
Wafer Probe 晶圆测试
Assembly& Test IC 封装测试
IC封装工艺介绍(PPT45页)
IC封装工艺介绍(PPT45页)
Logo
IC Package （IC的封装形式）
Package--封装体：
➢指芯片（Die）和不同类型的框架（L/F）和塑封料（EMC） 形成的不同外形的封装体。
SMT SMT
IC封装工艺介绍(PPT45页)
Logo
IC Package （IC的封装形式）
• 按封装外型可分为： SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等；
封装形式和工艺逐步高级和复杂
• 决定封装形式的两个关键因素: ➢ 封装效率。芯片面积/封装面积，尽量接近1:1； ➢ 引脚数。引脚数越多，越高级，但是工艺难度也相应增加；
第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固 定好便于电路的连接，二是封装完成以后，形成一定的外形以 支撑整个器件、使得整个器件不易损坏。
IC封装工艺介绍(PPT45页)
IC封装工艺介绍(PPT45页)
Logo
半导体封装的目的及作用
第三，连接：连接的作用是将芯片的电极和外界的电路连 通。引脚用于和外界电路连通，金线则将引脚和芯片的电路连 接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘 贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定 及保护作用。
Die Attach质量检查： Die Shear（芯片剪切力）
IC封装工艺介绍(PPT45页)
Logo
FOL– Wire Bonding 引线焊接
※利用高纯度的金线（Au） 、铜线（Cu）或铝线（Al）把 Pad 和引线通过焊接的方法连接起来。Pad是芯片上电路的外接点
IC Design IC设计
SMT IC组装
Wafer Fab 晶圆制造
Wafer Probe 晶圆测试
Assembly& Test IC 封装测试
IC封装工艺介绍(PPT45页)
IC封装工艺介绍(PPT45页)
Logo
IC Package （IC的封装形式）
Package--封装体：
➢指芯片（Die）和不同类型的框架（L/F）和塑封料（EMC） 形成的不同外形的封装体。
SMT SMT
IC封装工艺介绍(PPT45页)
Logo
IC Package （IC的封装形式）
• 按封装外型可分为： SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等；
封装形式和工艺逐步高级和复杂
• 决定封装形式的两个关键因素: ➢ 封装效率。芯片面积/封装面积，尽量接近1:1； ➢ 引脚数。引脚数越多，越高级，但是工艺难度也相应增加；
第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固 定好便于电路的连接，二是封装完成以后，形成一定的外形以 支撑整个器件、使得整个器件不易损坏。
IC封装工艺介绍(PPT45页)
IC封装工艺介绍(PPT45页)
Logo
半导体封装的目的及作用
第三，连接：连接的作用是将芯片的电极和外界的电路连 通。引脚用于和外界电路连通，金线则将引脚和芯片的电路连 接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘 贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定 及保护作用。
IC版图设计1PPT课件
含义 N阱层 N+或P+有源区层 多晶硅层 接触孔层 金属层 焊盘钝化层
标示图
第10页/共78页
➢ NWELL层相关的设计规则
编号
描述
尺寸(um)
目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰
1.3
N阱内N阱覆盖P+ 2.0
保证N阱四周的场注N区环的 尺寸
4.1 版图概述
➢ 版图定义
版图(Layout)是集成电路设计者将设计并模拟、优化后 的电路转化成的一系列几何图形，它包含了集成电路尺寸 大小、各层拓扑定义等器件相关的物理信息。
➢ 版图的作用
集成电路制造厂家根据 版 图 提 供 的 信 息 来 制 造 掩 膜 (Mask)。所以，版图是从设计走向制造的桥梁。
5.2 金属间距 2.0
目的与作用 保证铝线的良好
电导
防止铝条联条
➢ Metal设计规则示意图
第18页/共78页
➢ Pad相关的设计规则列表
编号
描述
尺寸
目的与作用
6.1
最小焊盘大小
90
封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
6.4
焊盘外到有源区最 小距离
25.0
➢ 布线规则 1. 电源线和地线应尽可能地避免用扩散区和多晶硅走线，特别是通过较大电
流的那部分电源线和地线。 多采用梳状走线，避免交叉；或者用多层金属工艺，提高设计布线的灵活 性。
第34页/共78页
《CMOS集成电路闩锁效应》第四章课件
16
电源上电顺序引起的闩锁效应
1. 芯片非正常的上电顺序会触发正常的ESD保护电路的二级管或者是寄生的二极管，从而触发寄生NPN和寄生PNP， 导致闩锁效应。
《CMOS集成电路闩锁效应》讲义
VDDH1
ESD NMOS
ESD P-diode
VDDH2
R
VDDH1 电 源 ESD 保 护 电路
ESD N-diode
《CMOS集成电路闩锁效应》讲义
VSS
05*VDD
VDD
p+
n+
PW Ib Rp
(a)
n+ P-sub
VDD VSS 0.5*VDD
VDD
VDD 输出
Ib
Rp
p+
n+
PW
Ip
Rp VSS (b)
n+
p+
p+
Rn P-sub (a)
n+ NW
VDD
Rn 输出 PNP
NPN VDD
Ip
Rp
VSS (b)
《CMOS集成电路闩锁效应》讲义
VSS
p+
n+
PW Rp
输入
输出
VDD
I1
n+
n+
n+
Rn In
P-sub
(a)
n+ NW
VDD
Rn
In
输出 PNP
NPN I1
输出 Rp
VSS (b)
VDD
PNP Rn
In
NPN I1
Rp
输入
VSS (a)
VDD
PNP Rn
电源上电顺序引起的闩锁效应
1. 芯片非正常的上电顺序会触发正常的ESD保护电路的二级管或者是寄生的二极管，从而触发寄生NPN和寄生PNP， 导致闩锁效应。
《CMOS集成电路闩锁效应》讲义
VDDH1
ESD NMOS
ESD P-diode
VDDH2
R
VDDH1 电 源 ESD 保 护 电路
ESD N-diode
《CMOS集成电路闩锁效应》讲义
VSS
05*VDD
VDD
p+
n+
PW Ib Rp
(a)
n+ P-sub
VDD VSS 0.5*VDD
VDD
VDD 输出
Ib
Rp
p+
n+
PW
Ip
Rp VSS (b)
n+
p+
p+
Rn P-sub (a)
n+ NW
VDD
Rn 输出 PNP
NPN VDD
Ip
Rp
VSS (b)
《CMOS集成电路闩锁效应》讲义
VSS
p+
n+
PW Rp
输入
输出
VDD
I1
n+
n+
n+
Rn In
P-sub
(a)
n+ NW
VDD
Rn
In
输出 PNP
NPN I1
输出 Rp
VSS (b)
VDD
PNP Rn
In
NPN I1
Rp
输入
VSS (a)
VDD
PNP Rn
IC设计工具原理讲义(PPT 45张)
9
EDA概述
CADENCE
• EDA发展概况：
（1）20世纪60、70年代出现计算机辅助设计（CAD） （2）随后出现CAE、CAM、CAT、CAQ。 （3）20世纪80年代，初级的具有自动化功能的EDA出现。 （4）20世纪90年代，EDA技术渗透到电子设计和集成电 路设计各个领域，形成了区别于传统设计的整套设计思 想和方法。 （5）当前，深亚微米工艺和SoC设计对EDA技术提出更 高更苛刻的要求。
12
EDA概述
CADENCE
• EDA主要供应商：
VHDL仿真 行为综合 逻辑综合 可测性设计 低功耗设计 布局布线 Cadence Vantage Synopsys
Synopsys Alta
Synopsys
Compass Mentor Graphics
Synopsys Sunrise Compass Synopsys Epic Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage
37
Analog Simulation
CADENCE
• 选择信号输出
Select :Output-To Be Plotted-Select On Schematic
38
Analog Simulation
CADENCE
• 提取网表
39
Analog Simulation
CADENCE
• 运行仿真
Select Simulation-Run or Select the Run icon on the right side of the simulation window
20
EDA概述
CADENCE
• EDA发展概况：
（1）20世纪60、70年代出现计算机辅助设计（CAD） （2）随后出现CAE、CAM、CAT、CAQ。 （3）20世纪80年代，初级的具有自动化功能的EDA出现。 （4）20世纪90年代，EDA技术渗透到电子设计和集成电 路设计各个领域，形成了区别于传统设计的整套设计思 想和方法。 （5）当前，深亚微米工艺和SoC设计对EDA技术提出更 高更苛刻的要求。
12
EDA概述
CADENCE
• EDA主要供应商：
VHDL仿真 行为综合 逻辑综合 可测性设计 低功耗设计 布局布线 Cadence Vantage Synopsys
Synopsys Alta
Synopsys
Compass Mentor Graphics
Synopsys Sunrise Compass Synopsys Epic Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage
37
Analog Simulation
CADENCE
• 选择信号输出
Select :Output-To Be Plotted-Select On Schematic
38
Analog Simulation
CADENCE
• 提取网表
39
Analog Simulation
CADENCE
• 运行仿真
Select Simulation-Run or Select the Run icon on the right side of the simulation window
20
CMOS闩锁效应
1 闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2 闩锁效应机理2.1 器件级别上图1 CMOS 结构图如图1所示，CMOS 发生闩锁效应时，其中的NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成一个n-p-n-p 的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP 的集电极是连着的；N 阱既是PNP 的基极，也是NPN 的集电极。
再因为P 衬底和N 阱带有一定的电阻，分别用R1和R2来表示。
当N 阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V ，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V ，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD 直接通过寄生晶体管到GND ，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。
2.2 集总元件上图1中的寄生晶体管连接关系可以用集总元件来表示，如图2所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极 ，就组成门极触发的闸流管。
该结构具有如图3所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。
即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)。
门极触发大大降低了正向转折电压。
个条件。
在浓度上，由前面的论述可知，R 越小，越不容易发生闩锁效应，所以重掺杂可有效的减小闩锁效应的发生。
3.2 器件的结构SOI 结构有效的阻止了电子和空穴从源到地之间的通路，能从根本上消除闩锁的发生。
闩锁效应
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
IC模拟版图设计ppt课件
DRC文件
第三部分：版图的准备 3. DRC文件
3.3 举例说明 nwell的 DRC文 件
NW DRC
第三部分：版图的准备
4. LVS文件 4.1 LVS: layout versus schematic，版图与电路图 对照。 4.2 LVS工具不仅能检查器件和布 线，而且还能确认器件的值 和类型是否正确。
YES LAYOUT CASE
YES
第三部分：版图的准备
4. LVS文件 4.4 layer mapping: 1) 右图描述了文件的层次定义、 层次描述及gds代码； 2) Map文件 是工艺转换
之间的一个桥梁。
第三部分：版图的准备
4. LVS文件 4.5 Logic operation: 定义了文件层次的 逻辑 运算。
IC模拟版图设计
39
第三部分：版图的准备
1. 必要文件 ✓ PDK ✓ *.tf ✓ display.drf ✓ DRC ✓ LVS ✓ cds.lib ✓ .cdsenv ✓ .cdsinit
40
版图设计基础——设计规则 2. 设计规则
2.1 版图设计规则——工艺技术要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的工艺
电路图
版图
58
4. LVS文件 4.9 LVS网表对比
第三部分：版图的准备
电路网表 版图网表
电路网表与版
图网表完全一
致的结果显示 （ Calibre工具）
版图网表转换为
版图
Back 59
IC模拟版图设计
第四部分：版图的艺术
1. 模拟版图和数字版图的首要目标 2. 首先考虑的三个问题 3. 匹配
3.1 匹配中心思想 3.2 匹配问题 3.3 如何匹配 3.4 MOS管 3.5 电阻 3.6 电容 3.7 匹配规则
版图设计规则(最新版).ppt
设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽 度
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
DRC规则文件
saveDerived 语句输出坏的接触孔图形到错 误层中。
举例： saveDerived( geomAndNot( W1 geomOr( TO GT ) ) "Contact not inside Active or Poly" ) saveDerived( geomAndNot( W1 A1 ) "Contacts not covered by Metal" ) drc( W1 width < 4.0 "Contact width < 4.0" ) drc( W1 sep < 2.0 "Contact to Contact spacing < 2.0" ) drc( TO W1 enc < 1.5 "Contact inside Active < 1.5" )
；接触孔
A1 = geomOr( "A1" )
；铝线
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。
《CMOS集成电路闩锁效应》第二章课件
n+
PW Rp
NW DNW
控制信号 输出
VDD
p+ PW
(a)
p+
p+
Rn P-sub
n+ NW
Rn
输出
PNP
Rp
NPN
VSS (b)
13
《CMOS集成电路闩锁效应》讲义
CMOS寄生SCR
1. N-diode与PMOS之间形成寄生PNPN 结构。
2. NMOS与P-diode之间形成寄生PNPN 结构。
VBE
B IB
VCB
电流取决于少数载流子浓度，称为反向饱和电流ICBO。
通常ICBO非常小，它并不会对电流的放大作用有贡献。
VSS
6
《CMOS集成电路闩锁效应》讲义
双极型晶体管的载流子传输过程
根据传输过程可知: IE=IB+ IC ----------------------------------------- （式1） 和IC= ICN+ ICBO ----------------------------------------- （式2） 集电结收集的电子流是发射结发射的总电子流的一部分，常用一系数α来表示，那么α=传输到集电极的电流/发射极注入 电流，即 α=ICN/IE， 通常IC >> ICBO 那么α≈IC/IE ----------------------------------------- （式3） α为电流放大系数。它只与管子的结构尺寸和掺杂浓度有关，与外加电压无关，一般α = 0.9~0.99。 设定β =IC/IB 根据式1可得β =IC/( IE -IC) 根据式3可得β = αIE /(1-α)IE 最终得到β = α /(1-α) β是另一个电流放大系数。同样，它也只与管子的结构尺寸和掺杂浓度有关，与外加电压无关，一般β >> 1。