加法器电路的设计
数字电路课程设计之加减法运算电路设计(1)
设计资料1加减法运算电路设计1．设计内容及要求1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计2.结构设计与方案选择2.1电路原理方框图电路原理方框图如下→ →图1-1二进制加减运算原理框图如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运算方式加法运算电路减法运算电路译码显示计算结果显示所置入的两个一位十进制数并在七段译码显示器上显示16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.2.2加减运算电路方案设计2.2.1加减运算方案一如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
加法器
由两个半加器实现一个全加器
Ci-1
Σ
（Ai ⊕Bi） C CO
Si
Ai Bi
Σ
Ai ⊕Bi
CO A B i i
≥1
Ci
Si=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =Ai⊕Bi ⊕Ci-1
Ai Bi Ci-1
CI
Σ
CO
Si Ci
Ci= （AiBi+AiBi）Ci-1+AiBi =（Ai ⊕Bi ）Ci-1+AiBi
位电路。4个小组的进位电路按图(3.8)所示的关系将其串 联起来。
C4
C3
C2
C1
&
G4 P4
G3 P3
G2
P2
G1 P1
图3.7
组内先行进位链电路
∑16 ∑15 ∑14 ∑13
∑12 ∑11 ∑10 ∑9
∑8 ∑7 ∑6 ∑5
∑4 ∑3 ∑2 ∑1
C16
第四组
C12
第三组
C8
第二组
第一组
C4 C0
先行进位的优点是进位延迟小，加法器速度快，但进位链电路复杂。
数较少（如4位）采用全并行进位方式，通常用分组进位方式。
3.分组进位方式
分组进位的基本思想是根据所选器件特性要求，把加法器 分成若干组每组内采用并行进位方式，组与组之间采用串 行进位的方式也可以采用并行进位方式。 (1)组内并行、组间串行的分组进位方式 以16位并行加法器为例，将其按每组4位划分为4个组， 组内4位按类似公式（3.6）设计如（图3.7）所示的先行进
B4 B3 B2 B1 B16 B15 B14 B13 A16 A15 A14 A13
加法器课程设计电路
加法器课程设计电路一、课程目标知识目标：1. 学生能理解加法器的基本概念，掌握半加器、全加器的电路组成和工作原理。
2. 学生能运用所学知识，设计简单的加法器电路，并描述其功能。
3. 学生了解数字电路的基本分类，认识到加法器在数字电路中的应用。
技能目标：1. 学生能够运用所学知识，分析并解决实际加法器电路问题。
2. 学生通过小组合作，动手搭建加法器电路，提高实践操作能力。
3. 学生能够运用计算机辅助设计软件，绘制加法器电路图。
情感态度价值观目标：1. 学生对数字电路产生兴趣，培养主动探究科学知识的热情。
2. 学生在小组合作中，学会尊重他人意见，培养团队协作精神。
3. 学生通过学习加法器电路，认识到科技发展对生活的影响，增强社会责任感。
课程性质：本课程为电子技术基础课程，以理论教学和实践操作相结合的方式进行。
学生特点：学生为初中生，具有一定的物理知识和动手能力，对电子技术有一定的好奇心。
教学要求：结合学生特点，注重理论与实践相结合，提高学生的实践操作能力和创新能力。
在教学过程中，注重启发式教学，引导学生主动探究，培养科学思维。
二、教学内容1. 数字电路基础知识：介绍数字电路的基本概念、分类及特点，使学生了解加法器在数字电路中的应用。
- 教材章节：第一章 数字电路概述2. 加法器原理：讲解半加器、全加器的工作原理，引导学生理解加法器电路的组成及功能。
- 教材章节：第三章 组合逻辑电路；第四节 加法器3. 加法器电路设计：教授如何设计简单的加法器电路，让学生掌握电路设计的基本方法。
- 教材章节：第三章 组合逻辑电路；第五节 电路设计实例4. 实践操作：组织学生进行小组合作，动手搭建加法器电路，提高学生的实践操作能力。
- 教材章节：第五章 实践操作；第一节 电路搭建与测试5. 计算机辅助设计：介绍计算机辅助设计软件，教授如何绘制加法器电路图。
- 教材章节：第六章 计算机辅助设计；第一节 电路图绘制教学进度安排：第一课时：数字电路基础知识，介绍加法器在数字电路中的应用。
加法器电路的设计
加法器电路的设计加法器是数字电路中常见的一种逻辑电路，用于实现多个数字信号的加法运算。
它是计算机中基本的运算器件之一，广泛应用于各种计算机及数字电子设备中。
加法器的设计首先要考虑的是输入和输出的位数。
一般情况下，我们需要设计一个n位的加法器，其中n可以是任意正整数。
接下来，我们将详细介绍一个4位加法器的设计过程。
4位加法器的设计可以通过级联多个1位加法器实现。
每个1位加法器有两个输入A和B，以及一个进位输入Cin，两个输出之和S和进位输出Cout。
首先，我们需要实现1位全加器。
1位全加器可以通过两个半加器（Half Adder）和一个或门（OR gate）组合而成。
半加器有两个输入A和B，以及一个进位输入Cin，和两个输出之和S和进位输出Cout。
它的真值表如下所示：```A B Cin S Cout0000001010100101100100110011011010111111```其中，S代表两个输入的和，Cout代表进位输出。
半加器可以用逻辑门来实现。
S可以通过一个异或门（XOR gate）实现，Cout可以通过一个与门（AND gate）实现。
具体实现如下所示：S=A⊕BCout = A ∧ B接下来，我们将两个半加器级联成一个1位全加器。
如下所示：```__________________A---_____B--->，Half ， AND ，---->CouCin->， Adder ， Gate，________________________，XOR，---->， Gat，_____```在该电路中，两个输入A和B直接连接到两个半加器的对应输入上，进位输入Cin只连接到第一个半加器的进位输入上。
两个半加器的和输出S通过异或门连接在一起，同时使用与门实现进位输出Cout。
有了1位全加器的设计，我们就可以开始组合多个1位全加器来实现4位加法器了。
具体的设计思路是：1.将四个输入A0-A3和B0-B3连接到四个1位全加器的对应输入上。
实验二 加法器的设计与仿真实验报告
实验二加法器的设计与仿真一、实验目的：实现加法器的设计与仿真。
二、实验内容1．用逻辑图和VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。
三、实验步骤。
（一）、全加器、串行加法器和并行加法器的逻辑图。
1.全加器：2.串行加法器：3．74283：4位先行进位全加器逻辑框图：逻辑图：（二）、全加器、串行加法器和并行加法器的VHDL。
1.全加器：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quanjiaqi ISPORT(X : IN STD_LOGIC;Y : IN STD_LOGIC;CIN : IN STD_LOGIC;S : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END quanjiaqi;ARCHITECTURE bdf_type OF quanjiaqi ISSIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC;BEGINSYNTHESIZED_WIRE_2 <= Y AND X;SYNTHESIZED_WIRE_1 <= CIN AND Y;SYNTHESIZED_WIRE_3 <= CIN AND X;SYNTHESIZED_WIRE_0 <= X XOR Y;S <= SYNTHESIZED_WIRE_0 XOR CIN;COUT <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2 OR SYNTHESIZED_WIRE_3; END bdf_type;2.串行加法器：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY chuanxingjiafaqi ISPORT(x0 : IN STD_LOGIC;y0 : IN STD_LOGIC;cin : IN STD_LOGIC;x1 : IN STD_LOGIC;x2 : IN STD_LOGIC;y2 : IN STD_LOGIC;x3 : IN STD_LOGIC;y3 : IN STD_LOGIC;y1 : IN STD_LOGIC;s0 : OUT STD_LOGIC;s1 : OUT STD_LOGIC;s2 : OUT STD_LOGIC;s3 : OUT STD_LOGIC;cout : OUT STD_LOGIC);END chuanxingjiafaqi;ARCHITECTURE bdf_type OF chuanxingjiafaqi ISCOMPONENT quanjiaqiPORT(X : IN STD_LOGIC;Y : IN STD_LOGIC;CIN : IN STD_LOGIC;S : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanjiaqiPORT MAP(X => x0,Y => y0,CIN => cin,S => s0,COUT => SYNTHESIZED_WIRE_0); b2v_inst1 : quanjiaqiPORT MAP(X => x1,Y => y1,CIN => SYNTHESIZED_WIRE_0,S => s1,COUT => SYNTHESIZED_WIRE_1); b2v_inst2 : quanjiaqiPORT MAP(X => x2,Y => y2,CIN => SYNTHESIZED_WIRE_1,S => s2,COUT => SYNTHESIZED_WIRE_2); b2v_inst3 : quanjiaqiPORT MAP(X => x3,Y => y3,CIN => SYNTHESIZED_WIRE_2,S => s3,COUT => cout);END bdf_type;3．74283：4位先行进位全加器LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY 74283_0 ISPORT(CIN : IN STD_LOGIC;A1 : IN STD_LOGIC;A2 : IN STD_LOGIC;B2 : IN STD_LOGIC;A3 : IN STD_LOGIC;A4 : IN STD_LOGIC;B4 : IN STD_LOGIC;B1 : IN STD_LOGIC;B3 : IN STD_LOGIC;SUM4 : OUT STD_LOGIC;COUT : OUT STD_LOGIC;SUM1 : OUT STD_LOGIC;SUM2 : OUT STD_LOGIC;SUM3 : OUT STD_LOGIC );END 74283_0;ARCHITECTURE bdf_type OF 74283_0 IS BEGIN-- instantiate macrofunctionb2v_inst : 74283PORT MAP(CIN => CIN,A1 => A1,A2 => A2,B2 => B2,A3 => A3,A4 => A4,B4 => B4,B1 => B1,B3 => B3,SUM4 => SUM4,COUT => COUT,SUM1 => SUM1,SUM2 => SUM2,SUM3 => SUM3);END bdf_type;四、实验仿真结果。
实验二一位8421BCD码加法器的设计
实验二一位8421BCD码加法器的设计一、实验目的1. 理解四位加法器7483和四位比较器7485的工作原理及使用2. 掌握一位8421BCD码加法器的工作过程3. 进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容1.采用画原理图的方法设计一位8421BCD码加法器。
要求使用四位加法器7483和四位比较器7485及必要的逻辑门电路。
三、分析过程7483是四位二进制加法器，其进位规则是逢16进1。
而8421BCD 码表示的是十进制数，进位规则是逢10进1。
用7483将两个1位BCD码相加时，当和小于等于9时，结果正确；当和大于9时，需加6进行修正。
实验中要求使用7483、7485及必要的逻辑门完成。
由于7483通过输出引脚C4 S3 S2 S1 S o输出二进制的和，7485是四位比较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。
由于两个1位十进制数相加时，和的取值范围是0—18,将该范围内各数值对应的二进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正从表中分析可得出如下结论:当7483输出的二进制数的和为0---9时，即S3 S2 S1 SO W 9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S）> 9时，需加6 修正，此种情况可将7483的输出S3 S2 S1 S0送入7485的输入引脚A3 A2 A1 A0 ,将1001（即卩9）送入7485另一组输入引脚B3 B2 B1 B0, 若7485的输出A> B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。
此种情况7483的输出S3 S2 S1 S）v 9,但C4=1。
综合以上分析，当7483输出的二进制数的和S3 S2 S1 S）> 9或C4=1时结果需修正。
此修正的条件可通过7485的输出A> B和7483 输出的C4通过逻辑或门（OR1获得。
四位串行进位加法器设计
集成电路CAD课程设计报告四位串行加法器设计1串行进位加法器简介1.1加法器实现多为二进制数相加的电路，称为加法器。
根据进位方式不同，有串行进位加法器和超前进位加法器之分。
采用串行进位方式，优点是电路简单，连接方便；缺点是运算速度不高。
原理：把四个全加器（例如两片74LS183）依次级联起来，便可构成四位串行进位加法器。
因此四位串行进位加法器的设计可以分以下两步进行：（1）全加器设计；（2）将全加器级联，构成四位串行进位加法器（a）（b）图（1）四位串行加法器74831.2 图2为四位串行加法器7483逻辑图图（2）四位串行加法器2 四位串行进位加法器的设计实现：2.1 输出级电路设计与TTL电路兼容驱动10个TTL①输出高电平时｜IoH｜<=20ｕＡV oHmin=4.4V②输出低点平时｜IoH｜<=20mＡV oHmax=0.4V③输出级充放电时间tr=tf计算电路如图3所示①以15个PF的电容负载代替10个TTL电路来计算tr、tf②输入V为的前一级的输出被认为是理想的输出，即：ViL=Vss,ViH=Vdd③计算电流时，负载为电流负载，有拉电流的灌电流。
图3（1）CMOS N 管（W/L ）N 的计算：当输入为高电平时（Vi=Vdd ）,N 管导通后级TTL 电路有较大的灌电流输入，此时（表示成对称形式）使方括号中的值和栅电容Cox 及电子迁移率un 为最小值:o u t00f f[]200200)()(2V V V V V V C L W I tn i s tn oxN ndsn -----⎪⎭⎫ ⎝⎛=μm ax0m in 2ox SiOox t C εε=230m ax0m in-⎪⎪⎭⎫⎝⎛=TT n n μμ(2) CMOS P 管（W/P ）p 的计算｜IoH ｜<=20ｕＡ时有 V oHmin=4.4V tr=tf① 以Ioh<=20ｕＡ时V oHmin=4.4V 的条件计算最坏的情况下Vdd=4.5V ,V ohmin=4.4v,Vtp=0.8V ,经计算可得∆∆===⎪⎭⎫⎝⎛233034956.164m inn L W []202)()(2oh tp i dd tp i oxp p ohV V V V V V C L W I -----⎪⎭⎫ ⎝⎛=μm ax0m in 2ox SiOox t C εε=230m ax 0m in-⎪⎪⎭⎫⎝⎛=T T n p μμ∆∆===⎪⎭⎫⎝⎛21532227.7pL W②tr=tp 的条件计算：CMOS 中αp=αn所以2.2 输入级设计ddtp p V V =αddtn n V V =αddp L p V k C =τ()⎥⎥⎥⎥⎥⎦⎤⎢⎢⎢⎢⎢⎣⎡-⎪⎪⎭⎫ ⎝⎛--+--=p n n n n f arth t αααατ111.011)1.0(2p pn n pn n p f r LW L W k k t t μμττ⎪⎭⎫⎝⎛⎪⎭⎫⎝⎛===⎪⎪⎭⎫ ⎝⎛∆∆===⎪⎭⎫⎝⎛233034956.164minn L W ∆∆==⎪⎭⎫⎝⎛275931138minn L W ∆∆===⎪⎭⎫⎝⎛233034956.164minn L W输入电平Vih 可能为2.4V（1）拉管P2为了节省面积，同时又能使Vih 较快上升，取图4(2)CMOS 反向器的P1管此P1管应取内部基本反向器的尺寸（3）CMOS 反相器的N 管TTL 的输出电平在0.4-2.4之间 V1*=ViLmax+Vihmin=1.4V∆∆===⎪⎭⎫⎝⎛223312p L W∆∆==⎪⎭⎫ ⎝⎛231.546内p L W式中βk=kn/kp,Vdd=5V ,Vtn=0.7V ,Vi*=1.4V , βk=17.162.3 内部基本反相器中各MOS 管尺寸的计算内部反相器的负载电容： ①本级漏极的PN 结电容Cpn ②下级的栅电容Cc1 ③连线杂散电容Cs Cpn+Cc1=10CsCs :铝线宽5um,长100um ，在场区上面，此铝线的电容为1K k V V k V p n TP DD p *I+++=+++=R TP DD TN R TN N V V V V k ββ）（∆∆=⎪⎭⎫⎝⎛=⎪⎭⎫ ⎝⎛2230W np R pl nl L L W μμβ∆∆==⎪⎭⎫⎝⎛22303345nlL W ∆∆==⎪⎭⎫⎝⎛231.546plL W ∆∆===⎪⎭⎫⎝⎛223312p L WCpn 和Cl ：N 管 其衬底是P 型，所以 NB=2⨯1016 cm-3 设结深Xi=0.5um R □=20Ω/□对于P 管Cpn=而CC1可以由：Cc1=10Cs-Cpn 求出。
逻辑电路设计--加法器
“逢十六进一变成逢十进一”
6+7=13 非法码
加6修正
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
• BCD（8421）码加法器电路设计
0 1 1 F 0
F C S S S S S S S S S S S S S S S S 0 1 1 0 O 3 2 1 0 3 2 1 3 2 0 3 2 S S S S S S S S 2 2 0 3 1 0 3 1 C S S S S O 3 2 3 1
A B B C A C i i i i 1 i i 1
加法器（9）
全加器与全减器的比较： 全加器 和/差 进位/借位
全减器
A B C i i i 1
A B C i i i 1
A B B C A C i i i i 1 i i 1
D
i
1
A B B C A C i i i i 1 i i 1
C (A B ) C ( A B ) i 1 i i i 1 i i
m(1,2,4,7) A B C i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
D A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C
i
由全加器实现 的全减器电路
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full_add1 f0( a[0], b[0], cin, sum[0], cin1 ); full_add1 f1( a[1], b[1], cin1, sum[1], cin2 ); full_add1 f2( a[2], b[2], cin2, sum[2], cin3 ); full_add1 f3( a[3], b[3], cin3, sum[3], cin4 ); full_add1 f4( a[4], b[4], cin4, sum[4], cin5 ); full_add1 f5( a[5], b[5], cin5, sum[5], cin6 ); full_add1 f6( a[6], b[6], cin6, sum[6], cin7 ); full_add1 f7( a[7], b[7], cin7, sum[7], cout ); endmodule
assign G[6] = a[6] & b[6]; assign P[6] = a[6] | b[6]; assign C[6] = G[5] | ( P[5] & C[5] ); assign sum[6] = G[6] ^ P[6] ^ C[6];
4位全加器 C0 = Cin C1 = G0+P0C0 = G0+P0Cin C2 = G1+P1C1 = G1+P1G0+P1P0Cin C3 = G2+P2C2 = G2+P2G1+P2P1G0+P2P1P0Cin C4 = G3+P3C3 = G3+P3G2+ P3P2G1+P3P2P1G0+P3P2P1P0Cin Cout = C4
8位级联加法器RTL图
9.1.2 并行加法器
结构
用加法运算符描述 由EDA软件综合
优点
运算速度快
【例9.2】8位并行加法器 module add_bx( cout, sum, a, b, cin ); output[7:0] sum; output cout; input[7:0] a, b; input cin;
assign G[2] = a[2] & b[2]; assign P[2] = a[2] | b[2]; assign C[2] = G[1] | ( P[1] & C[1] ); assign sum[2] = G[2] ^ P[2] ^ C[2];
assign G[3] = a[3] & b[3]; assign P[3] = a[3] | b[3]; assign C[3] = G[2] | ( P[2] & C[2] ); assign sum[3] = G[3] ^ P[3] ^ C[3];
a
b
s1
sum
m1
c
cout
m3
1位全加器门级结构原理图
module full_add1( a, b, cin, sum, cout ); input a, b, cin; output sum, cout; wire s1, m1, m2, m3; and ( m1, a, b ), ( m2, b, cin ), ( m3, a, cin); xor ( s1, a, b ), ( sum, s1, cin ); or ( cout, m1, m2, m3 ); endmodule
assign { cout, sum } = a + b + cin; endmodule
8位并行加法器RTL图
9.1.3 超前进位加法器
结构
引入超前进位链
优点
运算速度快
设计思路
1位全加器 SUM = A⊕B⊕Cin = AB⊕(A⊕B )⊕Cin Cout = AB+(A+B) Cin 令 G = AB 进位产生 P = A+B 进位传输 则 SUM = G⊕P⊕Cin， Cout = G+PCin
assign G[4] = a[4] & b[4]; assign P[4] = a[4] | b[4]; assign C[4] = G[3] | ( P[3] & C[3] ); assign sum[4] = G[4] ^ P[4] ^ C[4];
assign G[5] = a[5] & b[5]; assign P[5] = a[5] | b[5]; assign C[5] = G[4] | ( P[4] & C[4] ); assign sum[5] = G[5] ^ P[5] ^ C[5];
sum[0]
sum[1]
a[7] b[7]
cin[7] 1位 cout 全加器
sum[7]
【例9.1】8位级联加法器 module add_jl( sum, cout, a, b, cin ); output[7:0] sum; output cout; input[7:0] a, b; input cin;
assign G[0] = a[0] & b[0]; assign P[0] = a[0] | b[0]; assign C[0] = cin; assign sum[0] = G[0] ^ P[0] ^ C[0];
assign G[1] = a[1] & b[1]; assign P[1] = a[1] | b[1]; assign C[1] = G[0] | ( P[0] & C[0] ); assign sum[1] = G[1] ^ P[1] ^ C[1];
【例9.3】8位超前进位加法器 module add_ahead( sum, cout, a, b, cin); output[7:0] sum; // 和 output cout; input[7:0] a, b; input cin;
wire[7:0] G, P; // 进位产生，进位传输 wire[7:0] C; // 进位
9.1 加法器设计
应用 数字信号处理和数字通信 地位 影响系统的运行速度 实现
级联加法器 并行加法器 超前进位加法器 流水线加法器
9.1.1 级连加法器
结构 优点 缺点
由1位全加器级连 结构简单 延时太长
a[0] b[0]
a[1] b[1]
cin
1位 cin[1] 1位
全加器
全加器