vhdl复习

第一章VHDL程序基本结构例1 一个2输入的与门的逻辑描述LIBRARY ieee; --库说明语句USE ieee.std_logic_1164.ALL; --程序包说明语句ENTITY and2 ISPORT(a,b : IN STD_LOGIC;y : OUT STD_LOGIC);END and2;ARCHITECTURE and2x OF and2 ISBEGINy<=a AND b;END and2x;端口说明的一般格式为：PORT（端口名{，端口名}：端口模式数据类型；端口名{，端口名}：端口模式数据类型）；PORT (a,b : IN STD_LOGIC;y : OUT STD_LOGIC);端口名是赋于每个外部引脚的名字，名字的含义要与惯例接轨，如D开头的端口名表示数据，A开头的端口名表示地址等。

端口名通常用几个英文字母或一个英文字母加数字表示。

下面是合法的端口名：CLK，RESET，A0，D3端口模式用来说明数据传输通过该端口的方向。

端口模式有以下几类：IN（输入）：仅允许数据流进入端口。

主要用于时钟输入、控制输入、单向数据输入。

OUT（输出）：仅允许数据流由实体内部流出端口。

该模式通常用于终端计数一类的输出，不能用于反馈。

第二章短标识符规则：短标识符由字母、数字以及下划线字符组成，且具有以下特征要求：●第一个字符必须是字母；●最后一个字符不能是下划线；●不允许连续两个下划线；●在标识符中大、小写字母是等效的。

●VHDL中的注释文字一律为2个连续的连接线“--”，可以出现在任一语句后面，也可以出现在独立行；●VHDL的保留字（关键字）不能用于标识符；扩展标识符规则：扩展标识符是VHDL’93版增加的标识符书写规则：(1) 扩展标识符用反斜杠来定界。

例如：\multi_screens\，\eda_centrol\等都是合法的扩展标识符。

(2) 允许包含图形符号、空格符。

例如：\mode A, \$100\, \p%name\等。

(3) 反斜杠之间的字符可以用保留字。

例如：\buffer\, \entity\, \end\等。

(4) 扩展标识符的界定符两个斜杠之间可以用数字打头。

如：\100$\，\2chip\，\4screens\等。

(5) 扩展标识符中允许多个下划线相连。

例如：\Four_screens\，\TWO_Computer_sharptor\等。

(6) 扩展标识符区分大小写。

例如: \EDA\ 与\eda\不同。

(7) 扩展标识符与短标识符不同。

例如:\COMPUTER\ 与Computer不同。

在VHDL中，凡是可以赋予一个值的客体称为数据对象。

常用的数据对象为常量、变量、信号和文件，其中文件类型是VHDL’93标准中新通过的。

对象说明的一般书写格式为：对象类别标识符表：子类型标识[:＝初值]；对象说明举例：CONSTANT T1，T2：time :＝30ns，--常量说明V ARIABLE SUM：read；--变量说明SIGNAL CLOCK：bit；--信号说明FILE input：Text IS IN “STD_INPUT”--文件说明信号赋值语句格式为：目标信号名＜= 表达式；赋值语句中的表达式必须与目标信号具有相同的数据类型。

信号通常在构造体、包集合和实体中说明；信号不能在进程中说明（但可以在进程中使用）。

“:＝”表示对信号直接赋值，表示信号初始值不产生延时。

“＜＝”表示代入赋值，代入赋值法允许产生延时。

例如：T1 ＜＝T2 after 20ns；信号包括I/O引脚信号以及IC内部缓冲信号，有硬件电路与之对应，故信号之间的传递有实际的附加延时。

硬件中的信号总是同时工作的，即信号同时在各个模块中流动，这就是硬件电路的并发性。

HDL体现了实际电路中信号“同时”流动的这种基本特性。

信号和变量的主要区别：变量是一个局部量，只能用于进程或子程序中；信号是一个全局量，它可以用来进行进程之间的通信。

变量赋值立即生效，不存在延时行为；信号赋值具有非立即性，信号之间的传递具有延时性。

变量用作进程中暂存数据的单元；信号用作电路中的信号连线。

信号赋值可以出现在进程中，也可以直接出现在结构体中，但它们的运行含义不同：前者属顺序信号赋值，此时的赋值操作要视进程是否已被启动；后者属并行信号赋值，其赋值操作是各自独立并行发生的。

IEEE库STD_LOGIC_1164程序包中定义的STD_LOGIC类型和STD_LOGIC_VECTOR类型。

（VHDL’93标准）STD_LOGIC类型的数据可以具有九种取值，其含义如下：’U’：初始值’X’：不定态’0’：强制0’1’：强制1’Z’：高阻态’W’：弱信号不定态’L’：弱信号0’H’：弱信号1’_’：不可能情况（可忽略值）其中，“X”方便了系统仿真，“Z”方便了双向总线的描述。

VHDL中共有四类运算符：（1）逻辑运算符：包括一元逻辑运算符和二元逻辑运算符。

一元逻辑运算符包括：NOT二元逻辑运算符包括：AND、OR、NAND、NOR、XOR、XNOR这7种逻辑运算符可以对“STD_LOGIC ”和“BIT”等逻辑型数据、“STD_LOGIC _VECTOR”逻辑型数组及布尔数据进行逻辑运算。

必须注意，运算符的左边和右边，以及代入的信号的数据类型必须是相同的。

在一些高级语言中，逻辑操作符有从左向右或从右向左的优先组合顺序，而在VHDL中，左右没有优先组合的区别，一个表达式中如果有多个逻辑操作符，运算顺序的不同可能会影响运算结果，就需要用括号来解决组合顺序的问题。

例如：q <= a AND b OR NOT c AND d；这条语句在编译时会给出语法错误信息，可以加上括号改为：q <= (a AND b) OR (NOT (c AND d))；如果逻辑表达式中只有AND、OR、XOR这3个操作符中的一种，可以不加括号，因为对于这三种逻辑运算来说，改变运算顺序不会影响逻辑结果VHDL中的操作符：●“＜=”赋值符：用于将数据传给信号。

●“：=”赋值符：用于将数据传给变量。

该赋值符也用于为信号、变量、常量等指定初值。

●“=＞”符号：在WHEN语句中出现，其含义是“THEN（则）”。

4）并置运算符：&（连接），用于将多个位连接成为位矢量。

例如：DBUS＜=D0&D1&D2&D3，即DBUS＜=（D0,D1,D2,D3）。

并置运算符的使用规则如下：并置运算符可用于位的连接，形成位矢量。

并置运算符可用两位矢量的连接构成更大的位矢量。

位的连接，可以用并置符连接法，也可用集合体连接法。

举例如下：DA TA_C ＜＝D0 ＆D1 ＆D2 ＆D3；DA TA_C ＜＝(D0，D1，D2，D3)；第三章顺序语句用在进程或子程序中，用来定义进程或子程序的行为。

顺序语句每一条语句的执行（指仿真执行）都是按语句排列的次序执行的。

信号代入语句变量赋值语句WAIT语句IF语句CASE语句LOOP语句NEXT语句EXIT语句RETURN语句NULL语句选择控制的IF语句的语法格式为：IF 条件THEN顺序处理语句l；ELSE顺序处理语句2；END IF；CASE语句是无序的，所有表达式的值都是并行处理的；CASE语句所有表达式的值都必须穷举，且不能重复，不能穷尽的值用OTHERS 表示；CASE语句中至少要包含一个条件语句。

对任意项输入的条件表达式，VHDL不支持。

（即条件表达式的值不能含有‘X’）在VHDL中，并行语句有多种语句格式，它们在结构体中的执行是同步进行的，或者说是并行运行的；其执行方式与书写顺序无关。

在执行中，并行语句之间可以有信息往来；也可以是互为独立、互不相关、异步运行（如多时钟情况）。

但每一并行语句内部的语句运行方式可以不同，即有并行执行方式（如块语句）和顺序执行方式（如进程语句）。

条件信号赋值语句的格式为：目标信号<= 表达式1 WHEN 条件1 ELSE表达式2 WHEN 条件2 ELSE……表达式n；1. 条件信号代入语句与进程中的IF语句相同，具有顺序性，但ELSE不能省略。

2. 执行该语句时，每一赋值条件是按书写的先后关系逐项测定的，一旦发现条件为“true”，立即将表达式的值赋予目标信号。

3. 赋值条件的数据类型是布尔量。

4. 由于条件测试的顺序性，条件信号代入语句的赋值具有优先级别，其中第1子句优先级别最高，依次类推。

选择信号赋值语句的格式为：WITH 条件表达式SELECT目标信号<= 表达式1 WHEN 条件1，表达式2 WHEN 条件2，……表达式n WHEN 条件n；PROCESS语句的表达格式如下：[进程标号:] PROCESS [(敏感信号1，敏感信号2,…)][进程说明语句];BEGIN顺序描述语句;END PROCESS [进程标号]；STD库的程序包STANDARD程序包预先在STD库中编译，它定义了若干类型、子类型和函数。

布尔类型子类型有：位Bit类型延迟长度字符类型自然数范围出错级别整数范围实数范围文件类型整数范围时间单位第五章时序电路的初始状态应由复位信号来设置。

根据复位信号对时序电路复位的操作不同，使其可以分为同步复位和异步复位。

同步复位在设计时序电路同步复位功能时，VHDL程序要把同步复位放在以时钟为敏感信号的进程中定义，且用IF语句来描述必要的复位条件。

(A)PROCESS (clock_signal)BEGINIF (clock_edge_condition) THENIF (reset_condition) THEN Signal_out <= reset_value；ELSE Signal_out <= signal_in；-- 其他时序语句END IF；END IF；END PROCESS；（B）PROCESSBEGINW AIT ON (clock_signal) UNTIL (clock_edge_condition)IF (reset_condition) THENSignal_out <= reset_value；ELSESignal_out <= signal_in；-- 其他时序语句END IF；END PROCESS；异步复位所谓异步复位，就是当复位信号有效时，时序电路立即复位，与时钟信号无关。

异步复位方法有三个要点：首先，在进程敏感信号表中应有clk，Reset同时存在；其次，用IF语句描述复位条件；最后，ELSIF程序段描述时钟信号边沿的条件，并加clk'EVENT属性。

PROCESS(reset_signal，clock_signal)BEGINIF(reset_condition)THEN --复位条件成立Signal_out <=reset_value；--复位赋予输出信号ELSIF(clock_event AND clock_edge_condition)THENSignal_out <=signal_in；--复位条件不成立其他时序语句；--执行正常时序电路功能END IF；END PROCESS；例1：半加器ENTITY h_adder ISPORT(a, b : IN STD_LOGIC;s, c : OUT STD_LOGIC);END h_adder;ARCHITECTURE rtl OF h_adder ISBEGINc<=a AND b;s<=a XOR b;END rtl;例2：全加器ENTITY f_adder ISPORT(a, b,ci : IN STD_LOGIC;s, co : OUT STD_LOGIC); END f_adder;ARCHITECTURE arc OF f_adder ISCOMPONENT h_adderPORT(a, b : IN STD_LOGIC;s, c : OUT STD_LOGIC);END COMPONENT;SIGNAL s1,c1,c2:STD_LOGIC;BEGINu1:h_adder PORT MAP(a,b,s1,c1);u2:h_adder PORT MAP(s1,ci,s,c2);co<=c1 OR c2;END arc;例3-1 设计D触发器(下页相关知识介绍)。