《数字逻辑与数字系统》期末考试试题(A)
数字逻辑期末试卷(A卷)试题及答案
华东师范大学期末试卷(A)2009 —2010学年第一学期课程名称：数字逻辑学生姓名：学号:专业年级/班级课程性质：公共必修、公共选修、专业必修、专业选修一、填空题 (20分，每空2分)1. ( 34.5)10 = ( (1) 11 0100.0101 ) 8421BCI= ((2) 100010.1 ) 2 = ( _( 3)22.8 ) 16。
2. Y = A(B +C) +CD 的对偶式为(4)Y' = AC+BC + AD 。
3. 在数字系统中，要实现线与功能可选用(5) OC/OD门；要实现总线结构可选用(6)传输门。
4. 化简F (A,B,C,D) =E m(3, 5, 6, 7, 10) + d (0, 1, 2, 4, 8)可得(7)F=A'+ B' D' 。
5. 已知某左移寄存器，现态为011001 ,若空位补0,则次态为(8)110010 ______ 。
6. 二进制数(一10110) 2的反码和补码分别为(9) 101001 和(10)101010 。
二、选择题(20分，每题2分)1. 在下列逻辑部件中•不属于组合逻辑部件的是 D 。
A. 译码器 B •编码器 C •全加器 D •寄存器2. 逻辑表达式A+BC = __B _______ 。
A . A + CB . (A + B)(A +C) C. A+B+ABC D. B+ C3. 能得出X= 丫的是CA. X+ Z= Y+ ZB.XZ=YZC. X+ Z= Y+ Z且XZ=YZD.以上都不能4. 为将D触发器转换为T触发器，图中所示电路的虚框内应是 A 。
A .同或门B .异或门C .与非5. 设A1、A2、A3为三个信号，则逻辑函数 C 能检测出这三个信号中是否含有奇数个高电平。
A . A1A2A3B . A1+A2+A3C . A1 ® A2 ®A3 D . A1+ A2A36. 以下说法正确的是_C ___A. TTL门电路和CMO门电路的输入端都可以悬空B. TTL门电路和CMOS］电路的输入端都不可以悬空C. TTL门电路的输入端可以悬空，而CMO门电路的输入端不可以悬空D. TTL门电路的输入端悬空时相当于接高电平，CMO门电路的输入端悬空时相当于接低电平。
数字逻辑电路期末考试试卷及答案
期末考试试题(答案)一、选择题(每小题2分,共20分)1． 八进制(273）8中，它的第三位数2 的位权为___B___。
A ．（128）10B ．（64）10C ．（256)10 D ．（8)10 2. 已知逻辑表达式C B C A AB F ++=，与它功能相等的函数表达式_____B____.A ．AB F = B ．C AB F += C ．C A AB F +=D ． C B AB F +=3. 数字系统中，采用____C____可以将减法运算转化为加法运算.A ． 原码B ．ASCII 码C ． 补码D ． BCD 码4．对于如图所示波形，其反映的逻辑关系是___B_____。
A ．与关系B ． 异或关系C ．同或关系D ．无法判断 5． 连续异或1985个1的结果是____B_____。
A ．0B ．1C ．不确定D ．逻辑概念错误6。
与逻辑函数D C B A F +++= 功能相等的表达式为___C_____。
A ． D C B A F +++= B ． D C B A F +++=C ．D C B A F = D ．D C B A F ++=7．下列所给三态门中，能实现C=0时，F=AB ；C=1时，F 为高阻态的逻辑功能的是____A______。
B A F & ∇ F B A &8. 如图所示电路,若输入CP脉冲的频率为100KHZ，则输出Q的频率为_____D_____。
A． 500KHz B．200KHzC． 100KHz D．50KHz9．下列器件中，属于时序部件的是_____A_____.A．计数器B．译码器C．加法器D．多路选择器10．下图是共阴极七段LED数码管显示译码器框图,若要显示字符“5”，则译码器输出a～g应为____C______。
A． 0100100 B．1100011 C． 1011011 D．0011011二、填空题（每小题2分，共20分）11.TTL电路的电源是__5__V，高电平1对应的电压范围是__2。
《数字逻辑》期末考试A卷参考答案
《数字逻辑》期末考试 A 卷参考答案、判断题：下面描述正确的打’/，错误的打‘X’（每小题1分，共10 分）1、为了表示104个信息，需7位二进制编码[V ]2、BCD码能表示0至15之间的任意整数[X ]3、余3码是有权码[X ]4、2421码是无权码[X ]5、二值数字逻辑中变量只能取值6、计算机主机与鼠标是并行通信7、计算机主机与键盘是串行通信8、占空比等于脉冲宽度除于周期0和1,且表示数的大小[X ][X ][V ][V ]9、上升时间和下降时间越长，器件速度越慢[V ]10、卡诺图可用来化简任意个变量的逻辑表达式[X ]、写出图中电路的逻辑函数表达式。
（每小题5分，共10分）1、F=A B2、F= AB CD2分，共20分）1、在图示电路中.能实现逻辑功能F = ATH 的电路是 A °TTL 电路(A) F = ABCD(B) F = AH ・ CD -(C) F= A + B + C + D(D) F = A + B • C + D (E) F= A BCD4 . 己知F 二ABC + CD ■可以肯定使F = 0的情况是 _°(A) A=0, BC= 1； (B) B= 1 , C= 1 } (C) AB= 1, CD=Q.(D) BC= 1 , D= 15、逻辑函数A B+BCD+A C+ B C 可化简为A,B,C,D 。
(A) AB + AC + BC (B) AB + C (A4-B)(C) AB + CABA — O ?=11 QA |— I1 F •-&1 Q AB L Il —(B)悬0----空。
—A — &Bo —Co- &BA3 •满足如图所示电路的输岀函数F 的表达式为丄3B 1 o — VOF(D) AB +C (E) 19.图示电路中，当各触发器的状态为C 时.再输入一个CP 脉冲，融发器的 状态为QiQ 严0 0。
数字逻辑与数字系统_2_试题卷
山东工商学院2020学年第一学期数字逻辑与数字系统课程试题 A卷（考试时间：120分钟，满分100分）特别提醒：1、所有答案均须填写在960数字加起来827参考答案207上，写在试题纸上无效。
2、每份答卷上均须准确填写函授站、专业、年级、学号、姓名、课程名称。
一单选题 (共10题，总分值20分 )1. 一个8选一数据选择器的数据输入端有个。
（2 分）A. 1B. 2C. 3D. 4E. 82. 8位移位寄存器，串行输入时经__________个脉冲后，8位数码全部移入寄存器中。
（2 分）A. 1B. 2C. 4D. 83. 将一个时间上连续变化的模拟量转换为时间上断续（离散）的模拟量的过程称为_________。
（2 分）A. 采样B. 量化C. 保持D. 编码4. 若RAM的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线+位线）共有________________条。
（2 分）A. 8B. 16C. 32D. 2565. 将幅值上、时间上离散的阶梯电平统一归并到最邻近的指定电平的过程称为_________。
（2 分）A. 采样B. 量化C. 保持D. 编码6. 在下列逻辑电路中，不是组合逻辑电路的有。
（2 分）A. 译码器B. 编码器C. 全加器D. 寄存器7. 同步计数器和异步计数器比较，同步计数器的显著优点是__________ 。
（2 分）A. 工作速度高B. 触发器利用率高C. 电路简单D. 不受时钟CP控制。
8. 某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要__________ 时间。
（2 分）A. 10μSB. 80μSC. 100μSD. 800ms9. 一个16选1的数据选择器，其地址输入（选择控制输入）端有个。
（2 分）A. 1B. 2C. 4D. 1610. 一个无符号8位数字量输入的DAC，其分辨率为_________位。
《数字逻辑与数字系统》期末考试试题(A)标准答案
北京邮电大学2006——2007学年第一学期《数字逻辑与数字系统》期末考试试题(A)标准答案一、选择题（每小题1分，共10分）1．A2．B3．C4．D5．A6．B7．C8．D9．A10.B二、填空题（每小题2分，共20分）1.余3码2. 数据输入D、地址控制输入A1、A3. 0、14. 输入、原来5.多对一、一对多6. 同一个、状态7. 米里型8. D触发器、JK触发器9．510.多路选择器型（MUX）、定序型三、简答题（各5分，共10分）1. （5分）ispLSI1032中通用逻辑块GLB的五种组态模式是标准组态，高速直通组态，异或逻辑组态，单乘积项组态，多模式组态。
其中单乘积项组态最快，多模式和异或逻辑组态最慢。
2．（5分）小型控制器的组成框图。
四、时序电路分析题（10分） 1、（2分）右图从左到右为A 0 A 1 A 2 A 3……A 152、（4分）1514131211109876543210A A A A A A A A A A A A A A A A F += 1514131211109876543210F =3、（4分）当变量A 0 A 1 A 2 A 3……A 15全位0时，输出F=1,由打入信号打入标志触发器保存。
F=1标志着三态门输出信号为全0。
这是判别总线上代码全为0的电路。
五、组合电路设计（10分）1、真值表（2分） A i B i C i-1 S i Ci0 0 0 0 0 0 0 1 1 0 0 1 0 10 0 1 1 01 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 11控制信号反馈T 1T 22、画图（3分）:3、（3分）32位加法器最长时间为：最低位异或门+31级进位+最高位异或门： t=40ns+(20+20)ns ×31+40ns=1320ns六、时序电路分析（12分）1、写出状态方程 (3分)n2n 101n 0Q Q D Q ==+n 011n 1Q D Q ==+n 121n 2Q D Q ==+2、 出状态转移表(3分)ii i i C B A S ⊕⊕=1i i i i i 1i i 1i i i i i C )B A (B A C B C A B A C −−−⊕+=++=221S 323231…… 表达式：2分Q 2n Q 1n Q 0n Q 2n+1 Q 1n+1 Q 0n+1 0 0 0 0 01 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 13． 状态转移图（3分）4、此电路是五进制计数器，可自启动（3分）七、硬件描述语言设计（14分）MODULE counterTITLE '3-bit Gray code counter';Clock, pin;X pin;Q2,Q1,Q0 node istype 'reg';QSTATE=[Q3,Q2,Q0]; A=[0,0,0]; A=[0,0,1]; A=[0,1,1]; A=[0,1,0]; A=[1,1,0]; A=[1,1,1]; A=[1,0,1]; A=[1,0,0]; EQUATIONSQSTATE.CLK=Clock;（3分） （3分）（2分）State_diagram QSTATE State A;CASE X==1:B;X==0:H;END CASEState B;CASE X==1:C;X==0:A;END CASE……State H;CASE X==1:A;X==0:G;END CASEENDState_diagram QSTATEState A: if X==1 then B else H;State B: if X==1 then C else A;State C: if X==1 then D else B;State D: if X==1 then E else C;State E: if X==1 then F else D;State F: if X==1 then G else E;State G: if X==1 then H else F;State H: if X==1 then A else G;END八、小型控制器设计（14分）1、ASM流程图（3分）2、状态转移真值表（3分）PS NSQ1n Q0n Q1n+1Q0n+1a 0 0b 0 1b 0 1c 1 1c 1 1d 1 0d 1 0 c 1 1（6分）方案23、写出激励方程和控制信号表达式（2分+2分）nn 11Q Q D += n 1n 00Q Q D += 2n 0n1n 0n 1T )Q Q Q Q (LDA +=2n 0n 1n 0n 1T )Q Q Q Q (LDB +=n 0n 1Q Q ADD =4、设计定序型控制器电路。
《数字逻辑与数字系统》期末考试试题(A)
北京邮电大学2008——2009学年第一学期《数字逻辑与数字系统》期末考试试题（A ）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。
学生必须按照监考教师指定座位就坐。
二、书本、参考资料、书包等物品一律放到考场指定位置。
三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。
四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。
五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。
考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分满分 10 20 10 10 10 12 14 14 得分 阅卷 教师一、选择题（每小题1分，共10分。
）1． )D C B (B )B A (A F ++++==( )A .B B . A+BC . 1D .AB2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。
A .( 10000011)2B .(10100100)2C . (1010011)2D . (11001011)24． 74LS85为四位二进制数据比较器。
如果只进行4位数据比较，那么三个级联输入端a<b 、a>b 、a=b 应为（ ）。
A . a<b 接地，a>b 接地，a=b 接地B . a<b 接高电平，a>b 接高电平，a=b 接高电平C . a<b 接高电平，a>b 接高电平，a=b 接地5． N 个触发器可以构成能寄存（ ）位二进制数码的寄存器。
A. NB. 2NC. 2ND. N 26．时序电路中对于自启动能力的描述是（ ）。
A . 无效状态自动进入有效循环，称为具有自启动能力。
数字逻辑与数字系统设计_中国矿业大学3中国大学mooc课后章节答案期末考试题库2023年
数字逻辑与数字系统设计_中国矿业大学3中国大学mooc课后章节答案期末考试题库2023年1.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( )答案:器件外部特性2.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于( )答案:FPGA3.AHDL中，下列哪一个符号不是关系运算符答案:=>4.AHDL运算符优先级的说法正确的是( )答案:括号可以改变优先级5.AHDL中，正确给变量X赋值的语句是( )答案:x =a # b;6.在EDA中，ISP的中文含义是( )答案:在系统编程7.在EDA中，IP的中文含义是( )答案:知识产权核8.在AHDL的table语句中，条件句中的"=>"不是操作符号，它只相当与( )作用。
答案:then9.下面哪一个可以用作AHDL中的合法的子程序名( )答案:out10.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：答案:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试；11.AHDL语言中的if语句，下列代码哪一行有错误其中low, high为输入变量，Highest[1..0]为输出变量1 | IF high THEN --如果输入信号high为高电平则2 | Highest [] = 3; --highest []输出为3；3 | ELSEIF low THEN --若high和middle都为低电平则判断4 | Highest [] = 1; --low如果为高电平则highest []输出为15 | ELSE --若high,middle,low都为低电平则6 | Highest [] = 0; --highest_level[]输出为07 | END IF;答案:312.AHDL语言中触发器实体的定义与设置中，下列代码哪一行有错误1| SUBDESIGN bur_reg1 用SUBDESIGN标识程序名2| (3| clk, load, in[7..0] : INPUT; 在（）中定义输入输出管脚4| out[7..0] : OUTPUT;5| )6| VARIABLE 定义变量7| ff[8..1] : DFFE; 定义ff[]为八位数组DFFE触发器8| BEGIN9| ff[].clk = clk; 触发器的时钟输入端为clk10| ff[].ena = load; 触发器的使能端为load11| ff[].d = in[]; 输入信号in[]接到触发器的D输入端12| out[] = ff[]; 触发器的Q端接到输出端out13| END;答案:713.以下那个单词不是AHDL语言中的保留字答案:OUT14.FPGA 可编程逻辑基于的可编程结构基于（）。
数字逻辑期末考试试卷(含答案)
2007-2008学年第一学期期末考试试题（答案）考试科目：数字逻辑 试卷类别：3卷 考试时间：110 分钟计算机学院 ______________系级 班姓名学号毛题号一二三四总分得分 一、选择题（每小题2分，共20分）1． 八进制（273）8中，它的第三位数2 的位权为___B___。
A ．(128)10B ．(64)10C ．(256)10D ．(8)102. 已知逻辑表达式B C A AB F ++=，与它功能相等的函数表达式_____B____。
A ．AB F = B ．C AB F += C ．C A AB F +=D ． CB AB F +=3. 数字系统中，采用____C____可以将减法运算转化为加法运算。
A ． 原码B ．ASCII 码C ． 补码D ． BCD 码4．对于如图所示波形,其反映的逻辑关系是___B_____。
A ．与关系B ． 异或关系C ．同或关系D ．无法判断得分评卷人5． 连续异或1985个1的结果是____B_____。
A ．0B ．1C ．不确定D ．逻辑概念错误6. 与逻辑函数D C B A F +++= 功能相等的表达式为___C_____。
A ． D CB A F +++= B ． DC B A F +++=C ．D ．D C B A F =DC B A F ++=7．下列所给三态门中，能实现C=0时，F=；C=1时，F 为高阻态的AB 逻辑功能的是____A______。
8. 如图所示电路，若输入CP 脉冲的频率为100KHZ ，则输出Q 的频率为_____D_____。
A ． 500KHzB ．200KHzC ． 100KHzD ．50KHz9．下列器件中，属于时序部件的是_____A_____。
A ． 计数器B ． 译码器C ． 加法器D ．多路选择器10．下图是共阴极七段LED 数码管显示译码器框图，若要显示字符“5”，则译码器输出a ～g 应为____C______。
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北京邮电大学2008——2009学年第一学期
《数字逻辑与数字系统》期末考试试题（A ）
考试注意事项
一、学生参加考试须带学生证或学院证明，未带者不准进入考场。
学生必须按照监考教师指定座位就坐。
二、书本、参考资料、书包等物品一律放到考场指定位置。
三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。
四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。
五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。
考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分
满分 10 20 10 10 10 12 14 14 得分 阅卷 教师
一、选择题（每小题1分，共10分。
）
1． )D C B (B )B A (A F ++++==( )
A .
B B . A+B
C . 1
D .AB
2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。
A .( 10000011)2
B .(10100100)2
C . (1010011)2
D . (11001011)2
4． 74LS85为四位二进制数据比较器。
如果只进行4位数据比较，那么三个级联输入端a<b 、a>b 、a=b 应为（ ）。
A . a<b 接地，a>b 接地，a=b 接地
B . a<b 接高电平，a>b 接高电平，a=b 接高电平
C . a<b 接高电平，a>b 接高电平，a=b 接地
5． N 个触发器可以构成能寄存（ ）位二进制数码的寄存器。
A. N
B. 2N
C. 2N
D. N 2
6．时序电路中对于自启动能力的描述是（ ）。
A . 无效状态自动进入有效循环，称为具有自启动能力。
B . 无效状态在时钟脉冲作用下进入有效循环，称为具有自启动能力。
C . 有效状态在时钟脉冲作用下进入有效循环，称为具有自启动能力。
D . 有效状态自动进入有效循环，称为具有自启动能力。
7．数字系统的设计需要用到ASM 图，它是设计（ ）的重要工具。
A . 运算器 B . 寄存器 C .控制器 D . 存储器
8．四位超前进位加法器74LS283提高了工作速度，原因在于（ ）。
A . 各位的进位是快速传递的 B . 它是四位串行进位加法器 C . 内部具有四个全加器 D . 各位的进位是同时形成的
9. ispLSI 系列器件是（ ）的高密度PLD 产品。
A . 基于与或阵列结构
B . 基于或阵列结构
C . 基于全译码结构
D . 基于可编程数字开关
10. 设计一个存储器，其地址线有14条（A 0~A 13）、数据线有D 0~D 7。
现有芯片32K ×8 、8K ×2、14K ×4、16K ×4。
确定正确方案为（ ）。
A . 14K ×4 二片
B . 8K ×2 八片
C . 32K ×8 一片
D . 16K ×4 四片
二、填空题（每小题2分，共20分）
1. 三态门的三种状态是指___________、__________、___________。
2．欲使JK 触发器按Q n+1=n Q 工作，应使输入J= ( )、 K=（ ）。
3. 与最小项D C B A 相邻的最小项有_____个，是___________________________。
4. 数据传输中接收及发送方约定采用偶校验。
接收方收到这样一组数据(111001010)2
（最后一位为监督码元），数据是___________（正确/错误）的。
5. 由发光二极管组成的七段数码显示器，当采用共阳极接法时，
a b e
c
f g
6．一个由74LS138构成的逻辑电路如 图1所示，函数F 的最小项表达式 为______________________________________。
7. 可编程、可擦除ROM 有两种芯片，
一种是EPROM ，另一种是__________________。
8. 可编程逻辑阵列PLA 的内部结构是，
与阵列______________、或阵列____________。
9．VHDL 语言编程中结构体的三种描述方式分别为________________、
_______________、___________________。
10．在数字系统中___________________提供信息传输功能。
三、组合逻辑分析（10分）
可控函数发生器如图2所示，其中C 1、C 2
为控制端，A 和B 为输入变量，F 为输出变量。
1. 写出输出函数F(A,B,C 1,C 2)的逻辑表达式；
2. 当C 1、C 2的取值如表4，写出F 与A 、B 的逻辑关系填入表4中。
表4
C1 C2 F=f (A,B)
0 0 0 1 1 0 1 1
“
四、时序电路分析（10分）
十进制同步计数器
74LS162改变模值的连接电 路如图3。
CO 是进位输出信 号，当Q D Q C Q B Q A =1001时，
CO=1。
回答如下问题：
1. 图3构成模几计数器？
2. 状态变化过程是什么？
3. 图3采用了中规模集成计数器 构成任意进制计数器的什么方法？ （复位法、预置法）
设计一个能判断某同学是否结业的逻辑电路，参加四门考试，规定如下：☆政治及格得1分不及格得0分
☆理化及格得2分不及格得0分
☆英语及格得3分不及格得0分
☆数学及格得4分不及格得0分
若总得分为6分以上（包括6分）就可结业。
要求：
1．定义输入和输出逻辑变量；
2．列出真值表；
3．根据卡诺图写出输出最简“与或”表达式；
4．用适当门电路设计该电路。
设计一个1011序列检测器(序列不重叠)，X为输入信号，Z为输出信号。
1．画状态转移图；
2．确定最少用几个D触发器；
3．写状态转移表；
4．写状态方程、激励方程、输出方程。
七、硬件描述语言设计（14分）
采用VHDL语言设计一个计数监视电路图4所示
8421BCD码十进制计数器处于计数状态，当其计数
能被2整除时，该监视电路输出1，否则输出0。
写出完整的设计源程序。
图4
八、小型控制器设计（14分）
某数字系统的ASM图如图5所示，设计多路选择器型控制器电路。
1.列出状态转移真值表；Array
2.写出多路选择器MUX的
输入表达式；
3.写出控制命令Z1、
Z2、Z3的表达式；
4.画出控制电路图。
图5。