第二章 8086微处理器

2.2 8086/8088微处理器的引脚信号与工作模式
一、工作模式 最小模式：系统只有8086或8088一个微处理器。所有控制 信号直接由CPU提供，因此系统中的总线控制电路被减到 最小。 一般CPU与小容量的存储器及少量的外设接口相连 时，可连成最小模式。 最大模式：在中等规模的或大型8086/8088系统中使用最 大模式，可含有一个或多个微处理器(主处理器8086/8088 和协处理器8087、8089)组成中(大)规模系统，CPU并不直 接向外界提供全部控制信号，而由S0S1S2通过Intel 8288总 线控制器提供。
VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD* HLDA* WR* M/IO* DT/R* DEN* ALE* INTA* TEST READY RESET


ALE 地址锁存允许信号(输出) DT/R 数据发送/接收控制 信号输出(输出、三态) DEN 数据允许信号(输出、三 态、低电平有效) HOLD 总线保持请求信号 (输入、高电平有效) HLDA 总线保持响应信号 (输出、三态、高电平有效) INTR 可屏蔽中断请求信号 (输入、高电平有效) INTA 中断响应信号(输出、 三态、低电平有效) NMI 非屏蔽中断请求(输入， 上升沿触发) RESET 复位信号(输入，高 电平有效) MN/MX 最小/最大模式控制 输入端
RES EFI F/C PCLK
8284A
RDY1 RDY2
READY CLK RESET MN / MX S2 S1 S0 INTA MRDC 8288 MWTC AEN IOWC IOB IORC CEN DEN MCE/PDEN DT/R ALE STB CLK
控制 总线
8086 CPU
TEST NMI INTR BHE A19～ A16 AD15 ～ AD 0
8086
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
第二章 8086微处理器


8086微处理器采用HMOS工艺技术制造，外型 封装为双列直插式，有40个引脚。 主时钟频率有5MHz，8MHz和10MHz几种。 内部采用16位数据通路和流水线结构，从而允 许其在总线空闲时预取指令，使取指令与执行 指令实现了并行操作。 8086有20位地址线，可直接寻址的空间达1MB。 Intel公司为了与一整套外围设备兼容推出准16 位CPU8088，内部结构和8086相同，但对外数 据总线只有8位。
+5V
系统总线
8282
OE
地址总线A19～ A0
8286
T OE
数据总线D15～D0
3、最小模式配置与最大模式配置的比较
1）不同之处
最小模式下系统控制信号直接由8086CPU提供； 最大模式下因系统复杂，芯片数量较多，为提高驱 动能力和改善总线控制能力，系统的控制信号由总 线控制器8288提供。

1、地址、数据信号： VCC AD0～AD15 地址/数据复用引 AD15 A16/S3 脚(双向、三态) A17/S4 A16/S3～A19/S6 地址/状态复用 A18/S5 引脚(输出、三态) A19/S6 BHE/S7 2、控制信号 BHE/S7 数据总线高8位允许/ MN/MX 状态(输出，三态) RD HOLD* WR写信号(输出，低电平有效， HLDA* 三态) WR* RD读信号(输出、低电平有效、 M/IO* 三态) DT/R* M/IO 存储器/IO控制信号(输 DEN* 出、三态) ALE* TEST 测试信号(输入、低电 INTA* 平有效) TEST READY READY 准备就绪(输入、高 RESET 电平有效)
2.1 8086/8088微处理器的内部结构
微处理器执行一条指令的过程： 取指令 取操作数 执行指令 传送结果 在8086/8088内部分两大部件： 执行部件（EU）：负责指令的执行 总线接口部件（BIU）：负责与存储器、 I/O端口传送数据 这两大部件构成两级流水线，使取指和 执行可并行完成，并成为后续CPU的基本技术。
8086/8088结构图
AX BX CX DX 通用寄存器 AH AL BH BL CH CL DH DL SP BP DI SI 总 执 线 行 接 部 口 件 EU 部 件 BIU
内部总线16位
20位地址总线
地址加法器
总
16位（8位） 数据总线 线
CS DS SS ES
IP 暂存器
控 制 逻
总线
8284A
RDY1 RDY2
READY CLK
+5V
RESET TEST MN / MX HOLD HLDA NMI INTR 8086 INTA CPU M / IO WR RD ALE BHE A19～ A16 AD15 ～ AD 0 STB
控制总线
系统总线
8282
OE
地址总线A19～ A0
8286

系统地址总线；
8086的数据线通过数据收发器8286 后形成系 统数据总线，以增大驱动能力，数据收发器主要 由DEN和DT/R两个信号控制。

2.3 8086微处理器的存储组织
一、 存储器分段
分段原因: 8086有20根 地址线，但其 内部可以表示 的地址最多只 能是16位。 为了能寻址 1 MB 空 间 ， 8086对存储器 进行逻辑分段 ，每个段最大 为 64KB，最小 为 16B（此时最 多64K个段）。
系统中所有的控制信号由8086本身提供，它的 基本配置为：除使用8086/8088作为微处理器外，还 需配有时钟发生器8284A、三片地址锁存器 （8282/8283）、两片总线驱动器（8286/8287）才 能构成系统总线。
最小模式总线形成 (Intel产品手册推荐电路)
RES EFI F/C PCLK
DT / R DEN
T OE
数据总线D15～D0
2、最大模式配置
除最小模式配置外，需外加总线控制器8288对 CPU发出的控制信号进行变换和组合，以获得对存 储器、I/O端口的读写信号和对锁存器 8282、总线 驱动器8286的控制信号，另外在多处理器中还需加 入总线仲裁器8288解决主处理器和协处理器之间协 调工作和对总线的共享控制等问题。
二、8086/8088的引脚信号（最小模式） MN/MX = 5V
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
最小模式下8086的31、30脚提供一组总线请求/ 响应信号 （ HOLD、HLDA），而最大模式下 8086 的31、30脚将提供两组总线请求/响应信号（ RQ/GT0、RQ/GT1）。

2）相同之处：
8086的低位地址线与数据线复用，为保证地 址信号维持足够的时间，需使用 ALE 信号将低位 地址线锁存 （通过锁存器 8282 ），以形成真正的
8086
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
偏移量
11230H 11231H 11232H 1123FH 11240H 11241H 11242H 11243H
加法器
19 0
20位物理地址 8086物理地址PA的形成， 其中的16位偏移量也称为有 效地址EA(出现在指令中)
03H
逻辑地址LA=段基值 ：偏移量
逻辑地址来源
存储器操作 取指令 堆栈操作 变量 源数据串 目的数据串 堆栈中的变量 默认段基址 CS SS DS DS ES SS 可使用段基址 偏移地址 — — CS、ES、SS CS、ES、SS — — IP SP EA SI DI BP
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD RQ/GT0* RQ/GT1* LOCK* S2 * S1 * S0 * QS0* QS1* TEST READY RESET
VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SS0 MN/MX RD HOLD* HLDA* WR* IO/M* DT/R* DEN* ALE* INTA* TEST READY RESET
AD0-AD7:
地址复用线
数据/低8位
SS0：状态信号 IO/M 存储器/地址选
三、存储空间与存储结构
地址 00000H 00002H 内容 内容 地址 00001H 00003H
偶地址存储体 奇地址存储体 512K*8 512K*8 bit bit A0＝0 BHE＝0 FFFFEH FFFFFH
BHE 0 0 1 1
A0 0 1 0 1
读/写的字节 高低两个字节 奇数地址的高位字节 偶数地址的低位字节 不传送


S2 S1 S0 总线周期状态信号 （输出、三态) RQ/GT0 RQ/GT1 总线请求 (输入)/总线请求允许信号(输 出)(双向、均为低电平有效） LOCK 总线封锁信号(输出、 三态、低电平有效) QS0 QS1指令队列状态信号 (输出)
8086
三、8086/8088的系统配置
1、最小模式配置
择线
8088
二、808Leabharlann Baidu/8088的引脚信号（最大模式） MN/MX = 0
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
存储体与总线的连接
D7 ~D0 D15 ~D8
D7 ~D0 D7 ~D0
DB
奇地址存储体
偶地址存储体
SEL A18 ~ A0
SEL A18 ~ A0
BHE A0 A19 ~A1
AB
四、I/O端口组织
I/O端口地址：8086系统和外部设备之间进行数据 传输时，各类信息在接口中将进入不同的寄存器， 一般称这些寄存器为I/O端口；每个端口分配一个 地址号，称为端口地址，CPU通过指令对它们进行 访问；I/O端口分：数据端口、状态端口和命令端 口。
暂存器
ALU
标志寄存器
EU
指令队列 控 制 8位队列总线 1 2 3 4 5 6 单 8088 元 8086
辑
举例
指令指针寄存器 用来存放下一条将要执行的指令在当前代码段中 的偏移地址。在程序运行中，IP的内容能够自动修 改，使之总是指向下一条要执行的指令地址。 总线控制逻辑电路 总线控制逻辑电路将8086微处理器的内部总线 和外部总线相连，是8086 微处理器与内存单元或 I/O端口进行数据交换的必经之路。
连续 00000H 10000H 20000H 30000H 40000H …… A段 部分重叠 C段 E段 D段 完全 重叠 分离
B段
实际（物理） 存储器
逻辑段
二、存储器的逻辑地址和物理地址
15 0
段寄存器
15
0000
0
段基址
存储单元 物理地址
1123H
偏移量 段基址
16位偏移量 13H …… 1124H