SERDES的FPGA实现
FPGA高速收发器
FPGA高速收发器设计准则高速收发器(SERDES)的运用范围十分广泛，包括通讯、计算机、工业和储存，以及必须在芯片与芯片/模块之间、或在背板/电缆上传输大量数据的系统。
但普通高速收发器的并行总线设计已无法满足现在的要求。
将收发器整合在FPGA中，成为解决这一问题的选择办法。
高速设计用FPGA具备嵌入式数Gb收发器的低功耗FPGA架构，它能让设计人员利用高生产率的EDA工具提供实体层和逻辑层建构模块，研发出低成本的小型系统，使得设计师能够快速解决协议和速率的变化问题，以及为了提高性能和增加新功能时，必须进行设计修改所面临的重新编程问题，这些迫切需求的灵活性无法在ASIC和ASSP方案中获得。
FPGA提供了一种单芯片解决方案，克服了多芯片方案中的互通作业、布线和功率问题。
FPGA中的收发器在克服讯号完整性问题的同时，也能工作在一系列不同的系统或协议环境中。
收发器选择考虑收发器的选择对于要获得所需的功能设计而言相当关键。
设计师必须在设计初期阶段就分析收发器的功能和性能，并融合频宽需求、协议、多媒体类型、EMC和互通作业性所决定的设计准则指导选择。
收发器的选择应该包括规格的符合性验证；针对抖动、噪音、衰减和不连续性等不利条件下的免疫能力或补偿能力；以及应用中的传输媒介的类型。
根据目前多数组件存在的收发器错误纪录，不难发现将混合讯号收发器整合在数字电路FPGA中仅取得了有限的成功。
因此，系统设计师在验证市场需求时要特别小心，要紧盯着制程、电压、温度、核心以及I/O端口，还有硅芯片生产能力等各方面的验证工作。
评估收发器发射性能的重要工具是眼图。
这是建构在一系列分层PRBS周期上的发射机波形图量度。
透过利用眼状模板，眼图可用来显示特定指针的符合性。
如果波形没有侵占眼图模板的张开区，通常意味着它符合抖动、噪音和幅度指针。
另外，为确保采用随机性较高的PRBS序列，并将在示波器上撷取的波形采样数量减到最少，以便它们不会被错误地表征较差的PRBS性能，需要一个非常谨慎的方案。
基于FPGA的serdes电路之comma和PRBS检测电路设计说明书
基于FPGA的Serdes接口电路设计Comma和PRBS检测方案(仅供内部使用)拟制：谭宇日期：2013/09/13审核：姚亚峰日期：内部资料请勿外传修订记录日期修订版本描述作者2012/09/13 1.00初稿完成谭宇目录1.Serdes接口电路整体结构图 (3)2.概述 (5)2.1.文档版本 (5)2.2.相关标准 (5)2.3.开发环境 (5)3.Serdes接口电路选型 (5)3.1.Serdes芯片架构选型 (5)3.2.Serdes主要性能指标 (7)ma检测电路原理和实现 (7)ma检测电路原理 (7)ma的设计思路 (8)5.PRBS电路原理和实现 (9)5.1.PRBS电路原理 (9)5.2.PRBS电路实现过程 (10)6.说明 (10)Comma和PRBS检测电路设计说明书关键词：Serdes接口电路设计摘要：随着电子行业技术的发展，特别是在传输接口的发展上，原本用于光纤通信的Serdes 技术成为了为高速串行接口的主流。
它是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术。
即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。
这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
安华高，博通，飞兆等国外半导体公司均已推出基于独立的Serdes 芯片，而国内目前还基本处于预研阶段。
本文就以基于FPGA的Serdes芯片IP core中Comma和PRBS检测电路部分做详细的介绍和说明。
缩略语清单：Serdes Serializer/Deserializer串行器/解串器PRBS Pseudo-Random Binary Sequence伪随机二进制序列1.Serdes接口电路整体结构图图1.Serdes接口电路整体结构图Serdes接口电路为一个全双工电路，同时又具有点对点的高效传输。
(完整版)SERDESFPGA设计手册
编号：版本：V0.2页数：共页密级：SERDES FPGA设计手册更改记录注：作者兜福邮箱：zouxingyu705@，多多交流，共同进步。
目录SERDES FPGA设计手册 (1)目录 (2)1目的 (5)2范围 (5)3术语 (5)4SERDES基础知识 (5)5SERDES应用指南 (5)5.1ISERDES (5)5.1.1ISERDES基元 (5)5.1.2ISERDES基元的时钟解决方案 (9)5.2OSERDES (10)5.2.1OSERDES组成功能模块 (10)5.2.2OSERDES基元 (12)5.2.3OSERDES基元的时钟解决方案 (13)6SERDES应用指南 (14)6.1ISERDES设计 (14)6.1.1单个ISERDES单元设计(SDR) (14)6.1.1.1ISERDES配置参数 (14)6.1.1.2设计思想 (17)6.1.1.3仿真结果 (17)6.1.1.4ISERDES数据时序 (18)6.1.1.4.1ISERDES输入数据时序 (18)6.1.1.4.1ISERDES输出数据时序 (19)6.1.2单个ISERDES单元设计(DDR) (20)6.1.2.1ISERDES配置参数 (20)6.1.2.2设计思想 (20)6.1.2.3仿真结果 (20)6.1.3ISERDES宽度扩展 (20)6.1.3.1设计实例 (21)6.1.3.2仿真结果 (24)6.2OSERDES设计 (24)6.2.1单个OSERDES单元设计(SDR) (24)6.2.1.1OSERDES配置参数 (24)6.2.1.2设计思想 (26)6.2.1.3仿真结果 (27)6.2.1.1OSERDES基元SDR模式时序 (27)6.2.2单个OSERDES单元设计(DDR) (27)6.2.2.1OSERDES配置参数 (28)6.2.2.2设计思想 (28)6.2.2.3仿真结果 (28)6.2.2.1OSERDES基元SDR模式时序 (29)6.2.3OSERDES宽度扩展 (29)6.2.3.1设计实例 (29)6.2.3.1仿真结果 (31)1目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
SERDES FPGA设计手册
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目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
基于FPGA的SoftSerdes设计与实现
样 。Ｄ Ｒ Ｄ 操作 时 。每 个通 道有 两路 延 迟线 ：一 个 用来 在 上 升 沿 抽样 ：另 一 个 用来 在下 降 沿抽 样 。 每条 延迟 线都 由８ 配置 为反 相器 的查 找表 构 成 ， 个 这样 既可 保证 上 升 和下降 时 间的对 称 ，也 能保 证
抽 样 数据 之 间的 规则 分布 。但应 注 意 ：输 入单 元 的输入 节点必 须 以很小 的ｓｅ 到达 两条延 迟线 。 ｋｗ
维普资讯
第９ 卷
期 ２ ７ 第月 ０年 ８ ０ ８
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Ｖ１ Ｎ． ｏ ｏ ． ８ ９
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基于Ｆ Ｇ 的Ｓ ｆ ｅｄ ｓ Ｐ Ａ ｏｔ ｒｅ 设计 与实现 Ｓ
张 兵 兵 ． 杨 银 堂
（ 西安 电子科技 大学微 电子 学 院 ，陕 西 西安 ７ ０７） １０ １
了延 迟线 的构 成 。
１ 设 计 原 理 与 实 现 方 案
基 于Ｆ Ｇ Ｐ Ａ实现Ｓ ｆ ｅｄ ｓ ｏｔ ｒｅ主要 由四部 分 构成 ： Ｓ 时钟产 生单 元 、数 据抽样 延 迟线 、数 据 恢 复状 态 机 和 输 出 弹性 缓 冲 器 。 图 １ 示是 Ｓ ｆ ｅｄ ｓ 实 所 ｏｔ ｒｅ的 Ｓ 现 原理 图 。Ｓ ｆ ｅｄ ｓ ｏ Ｓ ｒｅ基本 的实 现过 程 是用 一个 双 ｉ 倍 数 据率 （ Ｄ ）全 局 抽样 时钟 对 多 抽 头延 时 线 Ｄ Ｒ 的延 时 数据进 行 抽样 ，它 由数 据恢 复 状 态机 利 用 边 沿 信 息 不 断 的从 多 抽 头 延 时线 中选 择 有 效 抽 样 ．然后 把正确 的抽 样送 给输 出弹性 缓 冲器 。
ｕｖ ． ｄ． ２０ ． 电 子 元 器 件 主 硐 ｎ ｅ ａ ｎ ０ ７８ ｗ ｃ ｃ ４ ７
高性能FPGA中的高速SERDES接口
高性能FPGA中的高速SERDES接口引言串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。
随着系统的带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 解串器）所取代。
起初， SERDES是独立的ASSP或ASIC器件。
在过去几年中已经看到有内置SERDES 的FPGA器件系列。
这些器件对替代独立的SERDES器件很有吸引力。
然而，这些基于SERDES的FPGA往往价格昂贵，因为它们是高端（因而更昂贵） FPGA器件系列的一部分。
莱迪思半导体公司在这一领域一直是先驱者，已经推出了两款低成本带有SERDES的 FPGA器件系列，在2007年推出了LatticeECP2M，最近又推出了 LatticeECP3 。
ECP2M 和ECP3 FPGA为设计者提供了两全其美的产品：一种高性能、低成本具有内置高性能SERDES 的FPGA。
这些器件为设计人员提供一个低成本综合平台，以满足他们设计下一代产品的需求。
莱迪思还为客户提供了高性能具有SERDES的FPGA器件系列LatticeSC /M，芯片上拥有额外的ASIC IP。
莱迪思的SERDES设计超过了各种常用协议规定的严格的抖动和驱动需求。
LatticeECP2M和LatticeECP3的低成本、高性能带有SERDES功能的FPGA系列为用户设计下一代系统提供了一个很好的平台。
器件的一些亮点如下：∙低功耗：工作于3.2Gbps的速率时，每个通道功耗额定为90mW 。
∙针对芯片至芯片和小型背板（不超过40英寸的FR - 4 ），能可靠传输和恢复串行信号。
∙嵌入式物理编码子层块，支持流行的串行协议，如1吉比特以太网，10吉比特以太网（XAUI ）、PCI Express 、Serial RapidIO SMPTE 。
∙支持无线协议，如CPRI 、OBSAI等，包括用于实现多跳的一个低延迟变化选择。
∙灵活的SERDES模块：多个标准/协议可以混合于单个模块中。
LVDS SERDES Intel FPGA IP 发布说明说明书
LVDS SERDES Intel® FPGA IP Release NotesOnline VersionSend FeedbackRN-1188683575 2023.12.04Contents ContentsLVDS SERDES Intel® FPGA IP Release Notes (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0 (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.0.0 (4)LVDS SERDES Intel FPGA IP v20.0.1 (4)LVDS SERDES Intel FPGA IP v20.0.0 (4)LVDS SERDES Intel FPGA IP v19.5.0 (4)LVDS SERDES Intel FPGA IP v19.4.0 (4)LVDS SERDES Intel FPGA IP v19.3.0 (5)LVDS SERDES Intel FPGA IP v18.1 (5)LVDS SERDES Intel FPGA IP v18.0 (5)Intel FPGA LVDS SERDES IP Core v17.1 (6)Altera LVDS SERDES IP Core v17.0 (6)Altera LVDS SERDES IP Core v14.1 (6)Altera LVDS SERDES IP Core v14.0 Arria 10 Edition (6)Intel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide Archives (7)Intel Stratix 10 High-Speed LVDS I/O User Guide Archives (7)LVDS SERDES Intel FPGA IP User Guide Archives (7)LVDS SERDES Intel®FPGA IP Release Notes Send Feedback2LVDS SERDES Intel® FPGA IP Release NotesIf a release note is not available for a specific IP version, the IP has no changes in thatversion. For information on IP update releases up to v18.1, refer to the Intel®Quartus® Prime Design Suite Update Release Notes.Intel FPGA IP versions match the Intel Quartus Prime Design Suite software versionsuntil v19.1. Starting in Intel Quartus Prime Design Suite software version 19.2, IntelFPGA IP has a new versioning scheme.The Intel FPGA IP version (X.Y.Z) number can change with each Intel Quartus Primesoftware version. A change in:•X indicates a major revision of the IP. If you update the Intel Quartus Primesoftware, you must regenerate the IP.•Y indicates the IP includes new features. Regenerate your IP to include these new features.•Z indicates the IP includes minor changes. Regenerate your IP to include these changes.Related Information•Introduction to Intel FPGA IP Cores•Intel Agilex® 7 LVDS SERDES User Guide: F-Series and I-Series•Intel Agilex® 7 LVDS SERDES User Guide: M-Series•Intel Stratix® 10 High-Speed LVDS I/O User Guide•LVDS SERDES Intel FPGA IP User Guide: Intel Arria® 10 and Intel Cyclone® 10 GX Devices•Intel Quartus Prime Design Suite Version 18.1 Update Release NotesLVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0Table 1.v23.1.0 2023.12.04Intel Quartus Prime Version Description Impact23.4Added the Transmitter Settings tab to support tx_outclockwith these parameters:•Enable tx_outclock port•Desired tx_outclock phase shift (degrees)•Actual tx_outclock phase shift (degrees)•Tx_outclock division factor Upgrade and recompilation of the IP are required only if you want to use tx_outclock.Timing optimizations to make meeting setup and hold requirements easier.Upgrade and recompilation are not required.683575 | 2023.12.04Send FeedbackIntel Corporation. All rights reserved. Intel, the Intel logo, and other Intel marks are trademarks of IntelCorporation or its subsidiaries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.*Other names and brands may be claimed as the property of others.ISO 9001:2015 RegisteredLVDS SERDES Intel FPGA IP (intel_lvds ) v23.0.0Table 2.v23.0.0 2023.10.02Intel Quartus Prime VersionDescriptionImpact23.3Added automatic bytes and pins selection in the pin settings tab.Related parameter changes:•TX_CH_*_BYTE changed to TX_CH_*_BYTE_USR •TX_CH_*_PIN changed to TX_CH_*_PIN_USR •RX_CH_*_BYTE changed to RX_CH_*_BYTE_USR •RX_CH_*_PIN changed to RX_CH_*_PIN_USRRecompilation of the IP is required.LVDS SERDES Intel FPGA IP v20.0.1Table 3.v20.0.1 2023.04.10Intel Quartus Prime VersionDescriptionImpact23.2Initial release of intel_lvds IP to support Intel Agilex ® 7 M-Series FPGAs and SoCs.—LVDS SERDES Intel FPGA IP v20.0.0Table 4.v20.0.0 2021.03.29Intel Quartus Prime VersionDescriptionImpact21.1•Optimized settings at the boundary between the FPGA fabric and I/O for LVDS SERDES IP use cases for Intel Agilex 7devices.Recompilation of the IP isrequired only for Intel Agilex 7devices.LVDS SERDES Intel FPGA IP v19.5.0Table 5.v19.5.0 2020.09.28Intel Quartus Prime VersionDescriptionImpact20.3Improved the power usage of the IP in Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.4.0Table 6.v19.4.0 2020.04.13Intel Quartus Prime VersionDescriptionImpact20.1Add additional delay to the pll_locked signal assertion toensure the IP is properly locked to the PLL before IP initialization in Intel Agilex 7 devices.—LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback4Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.3.0Table 7.v19.3.0 2019.12.16Intel Quartus Prime VersionDescriptionImpact19.4Added support for Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v18.1Table 8.v18.1 September 2018Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel FPGA IP v18.0Table 9.v18.0 May 2018DescriptionImpactRenamed the IP core from "Intel FPGA LVDS SERDES" to "LVDS SERDES Intel FPGA IP".-Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes5Intel FPGA LVDS SERDES IP Core v17.1Table 10.v17.1 November 2017DescriptionImpactAdded support for Intel Stratix 10 devices:•Duplex feature to allow transmitter and receiver channels in the same I/O bank•Clock phase alignment (CPA) block for improved timing closure between the peripheryand the core —Renamed Altera LVDS SERDES IP core to Intel FPGA LVDS SERDES IP core as per Intel rebranding.—Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •Intel FPGA LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v17.0Table 11.v17.0 May 2017DescriptionImpactAdded support for Intel Cyclone ® 10 GX devices.-Related Information •Introduction to Intel FPGA IP Cores •Altera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.1Table 12.v14.1 December 2014DescriptionImpactAdded internal PLL additional clock export parameter-Related InformationAltera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.0 Arria 10 EditionTable 13.v14.0 Arria 10 Edition August 2014DescriptionImpactAdded feature that creates .sdc file for generated designs (previously only for example designs)-Added support for external PLL mode-Added option to clock TX core registers using reference clock-LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback6Related InformationAltera LVDS SERDES Megafunction User GuideIntel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Agilex 7 General-Purpose I/O User Guide: F-Series and I-Series . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.If an IP version is not listed, the user guide for the previous IP version applies.Intel Quartus PrimeVersionUser Guide21.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 21.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.3Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.4Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.3Intel Agilex General Purpose I/O and LVDS SERDES User GuideIntel Stratix 10 High-Speed LVDS I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Stratix 10 High-Speed LVDS I/O User Guide . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel FPGA IP User Guide ArchivesFor the latest and previous versions of this user guide, refer to LVDS SERDES Intel FPGA IP User Guide: Intel Arria ® 10 and Intel Cyclone 10 GX Devices . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes7。
SERDES的FPGA实现(07-100)
SERDES的FPGA实现(07-100)时钟数据恢复时钟数据恢复(CDR)接收机必须恢复来自数据的嵌入式时钟。
更确切地说，时钟起源于数据信令的开关转换。
CDR 发送到串行化数据开始，然后，变换数据为8b/10b(或类似的编码方法)。
编码取8 位数据，并变换此数据为10 位符号。
8b/10b 编码在数据线上提供一个相等0 和1 传输。
这会减弱符号间干扰，并提供足够的数据沿，使接收机锁相在输入数据流。
发送器将增加系统时钟到发送位率，并以此位率发送8b/10b 数据到TX 差分对。
CDR 接收器的工作从在RX 差分位流上锁相开始。
然后，接收器在每个恢复时钟位校准数据。
下一步，数据在接收器的参考时钟校准字。
最后，数据是8b/10b 译码，准备用于系统。
在CDR 系统中，发送和接收系统，通常具有独立的系统时钟。
两个时钟都处在特定的变化要求内，这是关键。
此阈值是几百PPM(百万分率)量级。
CDR 接口的主要设计问题是抖动。
抖动是实际数据传输布局的相对理想状况。
总抖动(TJ)是由确定性抖动和随机抖动组成。
大部分抖动是确定性的，其分量包括符号间干扰、占空比失真和同期抖动(即来自开关电源的干扰)。
随机抖动往往是半导体热问题的副产物，而难断定。
发送参考时钟、发送PLL、串行器和高速输出缓冲器，都对发送抖动有贡献。
发送抖动通常标定为给定位周期或数据眼图的单位间隔(UI)百分比。
例如，抖动.2UI 表示抖动为位周期20%。
对于发送抖动，U1 数越小越好，这表明抖动较小。
表1 源同步和时钟数据恢复同样，CDR 接收器标定在给定的位率所允许的最大抖动值。
典型的误码。
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芯片功能的增加和数据吞吐量的要求，促使芯片行业从较低数据率的并行连接，转向较高速度的串行连接。
SERDES(Serializer-Dese rializer，)是经高速差分对，而不是经较低速度的并行总线传输串行化的数据。
一个实例是用单个PCI-Express通道，替代传统的32位、64MHz PCI总线(可达到2.112Gb/s)，仅用4条线(运行在2.5GHz)，可达到4Gb/s 总数据率。
简言之，SERDES协议允许用较少的引脚数传输较高的数据率。
典型的SERDES的FPGA实现
图1给出在复杂的FPGA实现中各种可能的SERDES接口，包括数据通路(芯片到芯片，SPI 4.2，PCI-Express，SGM11)、背板(GbE/GSM11，PCI Express/AS，专用)接口、存储器接口(DDR1/ⅡSDRAM，QDRⅡSRAM)。
可由FPGA实现的芯片包括存储器控制器、帧调节器/MAC、DSP协处理器、控制板接口和背板驱动器。
SERDES接口有两类：源同步(SS)接口和时钟数据恢复(CDR)接口。
这两类接口的基本差别是如何实现同步。
源同步接口有一个伴随传输数据的分离时钟信号。
CDR没有分离的时钟信号，代之以嵌入在数据开关转换中的时钟。
这就是说，CDR接收机将锁相数据信号本身来得到时钟。
表1给出这两类接口的基本差别。
CDR接口通常运行在较高的速度和较长的距离，因而会带来较大的设计问题。
基于此原因，本文主要集中在CDR方面。
图1 典型的SERDES应用
时钟数据恢复
时钟数据恢复(CDR)接收机必须恢复来自数据的嵌入式时钟。
更确切地说，时钟起源于数据信令的开关转换。
CDR发送到串行化数据开始，然后，变换数据为8b/10b(或类似的编码方法)。
编码取8位数据，并变换此数据为10位符号。
8b/10b编码在
数据线上提供一个相等“0”和“1”传输。
这会减弱符号间干扰，并提供足够的数据沿，使接收机锁相在输入数据流。
发送器将增加系统时钟到发送位率，并以此位率发送8b/10b数据到TX差分对。
CDR接收器的工作从在RX差分位流上锁相开始。
然后，接收器在每个恢复时钟位校准数据。
下一步，数据在接收器的参考时钟校准字。
最后，数据是8b/10b译码，准备用于系统。
在CDR系统中，发送和接收系统，通常具有独立的系统时钟。
两个时钟都处在特定的变化要求内，这是关键。
此阈值是几百PPM(百万分率)量级。
CDR接口的主要设计问题是抖动。
抖动是实际数据传输布局的相对理想状况。
总抖动(TJ)是由确定性抖动和随机抖动组成。
大部分抖动是确定性的，其分量包括符号间干扰、占空比失真和同期抖动(即来自开关电源的干扰)。
随机抖动往往是半导体热问题的副产物，而难断定。
发送参考时钟、发送PLL、串行器和高速输出缓冲器，都对发送抖动有贡献。
发送抖动通常标定为给定位周期或数据眼图的单位间隔(UI)百分比。
例如，抖动.2UI表示抖动为位周期20%。
对于发送抖动，U1数越小越好，这表明抖动较小。
表1 源同步和时钟数据恢复
同样，CDR接收器标定在给定的位率所允许的最大抖动值。
典型的误码率标准是1e-12(每1e 12位一个误差)。
接收抖动也标定为U1。
U1越大，表明接收机可以允许更大抖动。
典型接收机指标是.8U1，这意味着位周期的80%可以是噪声，而接收机仍然能够可靠地接收数据。
抖动通常用统计bell分布量化表示。
SERDES测试和眼图
由于抖动是SERDES系统中的主要解决的问题，所以，抖动也是测试测量的一个焦点。
测量抖动是用高性能示波器连接SERDES 信号，观测“数据眼图”。
对于给定差分对r的眼图是很多状态过渡的重叠。
取样窗口足够的宽，能保证包含图中的两个交叉点。
这种合成图看起来象一个眼睛，此图提供信号质量和抖动的直观目测方法。
总之，眼睛打开越宽，信号越好。
图2示出在示波器上看到的典型眼图。
在此眼图中，V量测对1.2V总电压摆幅(从逻辑O到逻辑1)的眼打开的高度。
有3个宽度(或时间)测量：U1量测全位周期，H量测共模电压下全打开，T量测最小和最大解扣电压间的宽度。
H、T和V值越大，表明眼睛越宽、因而，信号越好，抖动越小。
图2 数据眼图
抖动测量装置
为了检测发送抖动，由误码率测试器(GERT)产生测试图形，并送到评估板的SERDES接收端口。
同样，时钟产生器连接到评估板的SERDES时钟。
把FPGA配置为内部环回被测信道。
这样，被接收的测试图形在TX引脚发送。
示波器连接到TX SERDES 连接器，这样可以分析发送抖动眼图。
所有评估板SERDES连接都用50? SMA连接。
图3示出这种配置。
用FPGA SERDES接收端口处的施感抖动和监控环回SERDES输出的误码，来测量接收抖动容限。
连接抖动产生器到BERT 图形产生器(见图3)。
BERT产生器送一个伪随时机图形序列到评估板的SERDES SMA输入。
这种配置可使工程师在控制状态下，引入抖动到SERDES RX端口。
配置FPGA用于环回，SERDES TX端口连接BERT上的误码检测器端口，工程师引入抖动，并观察FPGA所产生的误码率(BER)。
当BER超出技术要求时，就可知道已超出抖动容限阈值。
对于FPGA，此数值就等于或大于特定的接收抖动容限。
图3 抖动测试设备配置
背板性能测量
通过一个背板配置驱动FPGA的TX信号，可以测量FPGA的SERDES链路发送特性，并可以分析背板输出的眼图。
此装置首先用BERT图形产生器，把PRBS位流馈入FPGA评估板的SMA RX端口。
用环回配置的TPGA，PRBS将呈现在评估板TX 端口，并驱动馈入背板的同轴缆线。
系统要求决定测试参量，如PRBS图形选择，背板和FPGA评估板线长、用轴缆线长度、预矫和均衡设置、工作温度和Vcc。
图4示出用Lattice SC FPGA，此测试装置采样的9个眼图。
每个眼图下面的数字是测量的眼高(由图2测量V)。
注意，增加预矫可改善每个位率下的眼图。
预矫是发生在缆线和背板中信号衰减的SERDES发送器补偿。
这种Lattice SC FPGA，所需的眼高度是85mV，所以，16%预矫，在3.8Gb/s取晴图仅仅是取样，这不能满足要求。
图4 在不同SERDES数据率增加预加重
结语
本文给出了SERDES接口的FPGA实现方法在选择FPGA时，应该考虑可能的信道数、信道的配置灵活性、接口速度、SERDES IP、传输性能指标和电气性能要求。
FPGA产品和SERDES的速度和市场占有率正在增大。
了解它们的能力和所遇到的问题，设计人员可以增加其产品的可靠性功能，以及加快上市时间。