verilog语言设计一个交通灯信号控制电路
交通信号灯控制器的verilog实现
H a r b i n I n s t i t u t e o f T e c h n o l o g yV e r i l o g实验报告(2)实验内容：交通信号灯控制器班级：姓名：学号：哈尔滨工业大学2015年6月一、功能描述本设计利用Verilog HDL 语言，对一个十字路口的交通信号灯进行控制，可控制4个路口的红、黄、绿、左转四盏信号灯,让其按特定的规律进行变化。
并通过ModelSim软件对系统进行了仿真。
仿真结果表明系统可自动实现十字路口红绿灯及左转弯信号灯的控制。
实现设计目标如下：（1）设计一个十字路口的交通灯控制电路，每条路配有红、黄、绿、左转四盏交通信号灯。
通过控制器对四个路口的四组交通灯的状态实现自动循环控制；（2）实现两主干道车辆交替运行，每次通行直行时间为30 秒；左转时间为10秒，右转不受信号灯控制。
（3）黄灯作为绿灯转为左转灯，左转灯转为红灯的过渡信号灯，过渡时间为5s。
（4）系统设有总复位开关,可在任意时间对系统进行复位。
二、设计方案1.设计思路我们对图1所示的十字路口进行设计，路口A和路口C的车辆同时行驶，路口B和路口D的车辆同时行驶，所以虽然要控制4组信号灯，但其实它们可以俩俩合并，这样大大简化了设计。
由于我们采用自动控制方式，两个方向的灯按照顺序依次交替循环显示，每种灯亮的时间结合实际生活合理设定。
系统设有复位开关,可在任意时间内对系统进行复位。
图1 十字路口示意图由以上分析可知，该系统可视为一个状态机，而且共有8种状态，如表1所示。
表1 交通灯状态示意表由上表我们还可以得到状态转换图，如图2所示：图2 状态转移示意图该状态机共有两个输入信号rstn和clk，rstn为复位信号，当该信号为低电平时，状态机处于S0，且状态不发生改变。
当rstn为高电平时，这8个状态依次按时间顺序发生变化，每个状态保持多长时间由clk信号控制。
三、关键代码1.我们通过宏定义来设置每个状态保持的时间，这样既增强了代码的可读性，又方便以后的更改。
基于verilog的交通灯设计(状态机)
实验课题:基于verilog的交通灯设计(状态机)一、Verilog程序（主程序+激励）1）主程序/*顶层模块*/module traffic_light(clk,rst,out);input clk,rst;output [5:0]out;wire [4:0] x;delay D(.clk(clk),.rst(rst),.cnt(x));state S(.in(x),.rst(rst),.clk(clk),.out(out));endmodule/*延时模块*/module delay(clk,rst,cnt);input clk,rst;output[4:0]cnt;reg[4:0]cnt;always@(posedge clk)beginif(!rst)cnt<=0;else if(cnt<29)cnt<=cnt+1;else cnt<=0;endendmodule/*状态机模块*/module state(clk,in,rst,out);input clk,rst;input[4:0]in;output [5:0]out;reg [5:0]out;reg[3:0]state;parameter r1_g2or1_2_y=6'b100010,r1_y2og1_r2=6'b001100,g1_r2oy1_r2=6'b010100, y1_r2or1_g2=6'b100001,A='b0001,B='b0010,C='b0100,D='b1000;always@(posedge clk)beginif(!rst)beginstate<=A;out<= y1_r2or1_g2;endelsebegincase(state)A: beginif(in<25)state<=A;elsebeginstate<=B;out<=r1_g2or1_2_y;endendB: beginif(in>24)state<=B;elsebeginstate<=C;out<=r1_y2og1_r2;endendC: beginif(in<25)state<=C;elsebeginstate<=D;out<=g1_r2oy1_r2;endendD: beginif(in>24)state<=D;elsebeginstate<=A;out<=y1_r2or1_g2;endendendcaseendendendmodule2）激励module test;reg clk,rst;wire [5:0]out;traffic_light test(clk,rst,out);initialbeginclk='b1;forever #5 clk=~clk;endinitialbeginrst='b0;#10 rst='b1;#500 rst='b0;#10 rst='b1;endendmodule二、实验波形图截图三、波形分析输出out[5:0]分别对应：out[5]：主干道红灯out[4]：主干道黄灯out[3]：主干道绿灯out[2]：支干道红灯out[1]：支干道黄灯out[0]：支干道绿灯初始状态为：主干道红灯亮，支干道绿灯亮。
用verilog语言编写交通灯程序
交通灯一、实验目的写一个交通灯，要求：①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。
最后用modelsim软件进行仿真。
②要求设计是一个可综合设计。
二、实验原理根据实验要求的逻辑功能描述，可以分析得出原理图如下：控制器即可以设计为一个有限状态机的形式：E-W方向S-N方向状态R Y G R Y G100100IDLE100001S1100010S2001100S3010100S4根据实验要求画出控制器的状态转移图如下：三、代码1、源代码（1）控制器模块module traffic_lights(clk,rst,count,ew,sn);input clk,rst;input[5:0] count;output[2:0] ew,sn;reg[2:0] ew,sn;reg[3:0] state;parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk)if(!rst)beginstate<=Idle;endelsecasex(state)Idle: if(rst)beginstate<=s1;ends1: if(count=='d25)beginstate<=s2;ends2: if(count=='d30)beginstate<=s3;ends3: if(count=='d55)beginstate<=s4;ends4: if(count=='d60)beginstate<=s1;endendcasealways @(posedge clk)beginif(!rst)beginew<=3'b100;sn<=3'b100;endelsecasex(state)Idle: if(rst)beginew<=3'b100;sn<=3'b001;ends1: if(count=='d25)beginew<=3'b100;sn<=3'b010;ends2: if(count=='d30)beginew<=3'b001;sn<=3'b100;ends3: if(count=='d55)beginew<=3'b010;sn<=3'b100;ends4: if(count=='d60)beginew<=3'b100;sn<=3'b001;enddefault: state<=Idle;endcaseendendmodule（2）计数器模块module counter(en,clk,rst,out);output[5:0]out;input en,clk,rst;reg[5:0] out;always@(posedge clk or negedge rst)beginif(!rst)out<='d0;else if(!en&&out<'d60)out<=out+1;elseout<='d1;endendmodule（3）将控制器与计数器进行连接module traffic_lights_top(out,clk,rst,en,ew,sn); input clk,rst,en;output[2:0] ew,sn;output[5:0]out;wire[5:0] out;traffic_lights u1(.clk(clk),.rst(rst),.count(out),.ew(ew),.sn(sn));counter u2(.en(en),.clk(clk),.rst(rst),.out(out));endmodule2、激励`timescale 1ns/100ps module traffic_lights_tb;reg clk,rst,en;wire[2:0] ew,sn;wire[5:0]out;traffic_lights_top m(.clk(clk),.rst(rst),.en(en),.ew(ew),.sn(sn),.out(out));always#5 clk=~clk;initialen<=1;initialbeginclk<=1;en<=0;rst<=0;#5 rst<=1;endendmodule四、仿真波形（图一）（图二）五、波形说明波形图中，从上至下依次为：时钟信号clk、复位信号rst、计数器使能端en、东西方向上灯的状态ew、南北方向上灯的状态sn、计数器的输出out。
verilog课程设计—交通灯
CPLD课程设计基于FPGA 的交通灯控制器的设计姓名：学号：专业：基于FPGA 的交通灯控制器的设计摘要：现代城市在日常运行控制中，越来越多的使用红绿灯对交通进行指挥和管理。
而一套完整的交通灯控制系统通常要实现自动控制和手动控制去实现其红绿灯的转换。
基于FPGA 设计的交通灯控制系统电路简单、可靠性好。
本设计利用Verilog HDL 语言、采用层次化混合输入方式,可控制4个路口的红、黄、绿、左转四盏信号灯,让其按特定的规律进行变化。
在QUARTUSⅡ下对系统进行了综合与仿真。
仿真结果说明系统可实现十字路口红绿灯及左转弯控制和倒计时显示，并能够自动控制交通灯转变。
关键词：FPGA ；交通灯自动控制；Verilog HDL；Quartus Ⅱ1.交通信号控制器设计要求与思路设计要求在交通灯系统中〔图1〕,路口1、2、3、4均需要红、黄、绿、左转四盏灯(用RYGL分别表示) ,并且每个路口都需要一个倒数的计时器,假设绿灯每次维持的时间是40 s ,黄灯为5 s ,左转灯10s，红灯60s，黄灯亮时以一定的频率闪动。
交通灯系统大多是自动控制来指挥交通的,但有时需要由交警手动控制红绿灯,所以要求设计的该交通信号系统需要具有该功能。
图1 交通灯系统示意图设计思路为了便于讨论，我们只讨论路口1〔用A表示〕和路口4〔用B表示〕。
此交通灯控制系统一共设计有5种工作模式。
分别为：方式1 :A 向绿灯长亮,B 向红灯亮。
方式2 :A 向左转灯长亮,B 向红灯亮。
方式3 :B 向绿灯长亮,A 向红灯亮。
方式4 :B 向左转灯长亮,A 向红灯亮。
方式5 :自开工作方式,两个方向的灯按照显示的顺序,交替循环显示。
系统设有总复位开关,可在任意时间内对系统进行复位。
利用M2M1M0对系统工作的状态进行控制〔见表1〕。
A路口和B路口均需要红黄绿加左转四盏灯。
所以输出显示可以用8个LED灯代替。
又因为最大显示时间为60s，故用两个数码管即可承当显示一个倒数计时器的任务。
基于某某Verilog交通灯仿真系统设计及仿真
鉴于 Verilog交通灯仿真系统设计与仿真姓名：班级： 1501011学号 :鉴于 Verilog交通灯的设计与实现一、选题意义1.1 背景介绍交通讯号灯是现代交通系统中必不行少的元素，用Verilog语言对交通讯号灯进行模拟，设计一个交通灯信号控制电路。
详细要求为：输入为50MHz的时钟和复位信号，输出为红、绿、黄三个信号〔高电平为亮〕。
复位信号〔高电平〕有效，红、绿、黄灯灭；接着进行以下循环：绿灯亮 1 分钟，黄灯闪耀10 秒，红灯亮 1 分钟。
在此根基上再加两个数码管，对倒计时的数显示。
1.2 研究价值经过交通灯的设计与仿真综合，领会复杂时序的实现方法，学会用框图表示程序的设计思想，掌握中小规模集成电路的系统综合设计方法。
二、系统设计设计思路概括：考虑一个红绿黄交通灯及倒计时显示器设计第一复位平置 1 ，全部的交通灯平低，即。
第一灯亮60s ，而后黄灯10s ；灯再接着亮 60s; 尔后灯亮 60s ，黄灯 10s ，灯亮 60s ⋯⋯以此循，直至复位平置 1 ，全部交通灯。
三、模块设计与仿真模〔 module lights〕：模例化，控制模和模行例化控制模：交通灯色和倒○1分〔 frequencies 〕:将 50MHZ的率分红我所需要的1HZ ；○2色化：状循及倒,状用 light_status, 假如状 light_status0 ，灯亮，〔 60s 〕灯亮的量 light_long ，而且把示灯亮的量 light_select 100〔高平表示亮〕，最后把状志位 light_status1 ，控制倒。
交通灯亮灭状况：light_out交通灯亮灭状况001红灯亮010黄灯亮100绿灯亮○3倒计时：灯亮或闪耀时间〔绿、黄、红分别为60s 、10s 、60s 〕用 BCD 码表示〔分别为60h 、10h 、60h 〕 ,倒计时的时候个位和十位分别是高四位和低四位，第一是低四位倒数，当倒数到0 时，从头赋值为 9，且高四位减 1 ，这样循环，直到这个数减到0 ，灯亮的时间到，接着进行下一个状态，在时间减到0的时候，给使能端enable赋值0；高四位和低四位分别显示十位和个位。
verilog课程设计-交通灯
课程论文论文题目基于DE2的交通灯设计完成时间课程名称 Verilog语言设计任课老师专业年级1.交通信号控制器设计要求与思路1.1设计背景FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。
本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。
本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。
1.2设计要求根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。
这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。
每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。
为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。
设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。
假如要改变这些时间，只需要改变计数器的预置数即可。
1.3设计思路两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。
交通灯控制器的状态转换表见下表。
表中，1表示灯亮，0表示灯不亮。
A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。
交通灯控制器状态转换表从状态表中可以看出，每个方向3盏灯依次按如下顺序点亮，并不断循环：绿灯----黄灯----红灯，并且每个方向红灯亮的时间应该与另一个方向绿灯、黄灯亮的时间相等。
基于VerilogHDL的交通灯控制器设计
目录第一章设计原理 (1)1.1设计要求 (1)1.2设计思路和原理 (1)1.3实现方法 (1)第二章Verilog 程序设计 (2)2.1整体设计 (2)2.2 具体设计 (3)第三章仿真 (7)3.1 波形仿真 (7)第四章设计总结 (9)4.1 总结 (9)4.2参考资料 (9)程序清单 (10)交通灯控制器设计第一章 设计原理1.1设计要求设计一个交通控制器，用LED 显示灯表示交通状态，并以7段数码显示器显示当前状态剩余秒数 主干道绿灯亮时，支干道红灯亮；反之亦然，二者交替允许通行，主干道每次放行35s ，支干道每次放行25s 。
每次由绿灯变为红灯的过程中，亮光的黄灯作为过渡，黄灯的时间为5s 。
能进行特殊状态显示，特殊状态时东西、南北路口均显示红灯状态。
用LED 灯显示倒计时，并且能实现总体清零功能，计数器由初始状态开始计数，对应状态的显示灯亮。
1.2设计思路和原理本次设计是针对十字路口，进行南北和东西直行情况下交通灯控制。
设定东西方向为主干道方向，根据交通灯的亮的规则，在初始状态下四个方向的都为红灯亮启，进入正常工作状态后，当主干道上绿灯亮时，支干道上红灯亮，持续35S 后，主干道和支干道上的黄灯都亮启，持续5S 后，主干道上红灯亮启，支干道上绿灯亮启持续25S ，之后主干道和支干道上的黄灯都亮启5s ，一个循环完成。
循环往复的直行这个过程。
其过程如下图所示：0s30s25s主干道方向支干道方向图1.交通灯点亮时间控制说明1.3实现方法本次采用文本编辑法，即利用Verilog 语言描述交通控制器，通过状态机计数法，实现设计所要求的交通灯控制及时间显示。
设计中用两组红黄绿LED 模拟两个方向上的交通灯，用4个7段数码管分别显示两个方向上的交通灯剩余时间，控制时钟由试验箱上频率信号提供。
第二章 Verilog 程序设计2.1整体设计根据上章设计原理，交通灯控制的关键是各个状态之间的转换和进行适当的时间延时，根据状态机的设计规范，本次设计了三个状态之间的循环转化，其真值表及状态转化图如下所示：状状状状状状状状状状状状00状状10状状11状状01状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状状001100010010001010100010图2.交通灯控制状态转化说明：该状态图为交通灯在正常情况下的状态转化图，进入控制后，状态00时主干道绿灯及支干道红灯亮起，进入状态01后两路黄灯亮起，状态11时主干道红灯及支干道绿灯亮起。
毕业设计---基于Verilog的交通灯控制器的设计
课题：交通灯控制器的设计目录1. 设计内容与要求 (2)2. 交通灯控制系统的组成框图 (3)3. 交通灯控制电路的设计 (4)4. 交通灯控制电路设计的难点与解决方法 (5)5. 交通灯控制电路的Verilog语句 (6)5. 交通灯控制电路的程序和波形分析 (12)6. EPF10K10LC84-4芯片引脚分配图 (20)7. 实验小结 (21)一、 设计内容与要求① 设计一个十字路口交通信号灯的定时控制电路。
要求红、绿灯按一定的规律亮和灭，并在亮灯期间进行倒计时，并将运行时间用数码管显示出来。
②绿灯亮时，为该车道允许通行信号，红灯亮时，为该车道禁止通行信号。
要求主干道每次通行时间为99秒，支干道每次通行时间为30秒。
每次变换运行车道前绿灯闪烁，持续时间为5秒。
即车道要由主干道转换为支干道时，主干道在通行时间只剩下5秒钟时，绿灯闪烁显示，支干道仍为红灯，以便主干道上已过停车线的车继续通行，未过停车线的车停止通行。
同理，当车道由支干道转换为主干道时，支干道绿灯闪烁显示5秒钟，主干道仍为红灯。
③ 对红、绿灯的运行时间要能比较方便的进行重新设置。
④ 添加左转灯的控制，可自行到实际十字路口观看规律并实现。
对器件进行在系统编程和实验验证。
⑤用Verilog 语言对设计进行描述，设计一个测试方案，通过Muxplus 对设计进行仿真验证。
并能够下载到实验板上调试成功。
二、交通灯控制系统的组成框图交通信号灯控制原理图绿灯左拐灯红灯绿灯左拐灯红灯交通信号灯控制系统框图三、交通灯控制电路的设计交通灯控制器设计的重点是控制电路的设计，根据设计要求分析，控制电路的算法可用下图所示的ASM图描述。
各状态的详细说明如下：S0状态：主干道绿灯亮，支干道红灯亮，此时若主干道有车等待左拐，而且主干道绿灯已亮足规定的时间间隔Ts；在主干道绿灯亮了(Ts-5)s后，则开始闪亮，直至绿灯亮了Ts；控制器发出状态转换信号Tempm==0，输出从状态S0转换到S1。
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初始
K=K-1
K＜0 使 K=129
图K二=K-1
绿灯状态
红灯状态
K≤59
K≤69 黄灯状态
K=K-1
4.模块设计框图、相关时序
本程序分为三个模块，顶层模块、控制模块、译码模块，各模块的设计框图以及相关 时序说明如下：
顶层及控制模块框图
分频
顶层
译码显示 块
控制
图三
输入：clk 全局时钟信号，50MHz rst 全局复位端，高电平有效 输出：led1 个位七段译码
控制模块的输出
out10
倒计时十位上的数字
控制模块的输出
rst
系统控制变量
高电平有效
上图中 blu,yel,red,三个信号反映的绿黄红交通灯的状态，其中包括绿灯亮 60 秒，黄灯以 2HZ 为
周期闪烁，红灯亮 60s,总周期为 130s。
上图为循环控制变量的值随分频后信号从 129 到 0 的循环计数。
六、教师评语
签名： 日期：
成绩
二、实验设备（环境）及要求
实验 EDA 工具为:预装了和的 PC 机。
三、实验内容与步骤
1.设计思路概述
总体上分为三个大模块，即：顶层模块、分频模块、控制模块、译码显示模块。作用如下： 顶层及控制模块： 此模块做例化，和控制，是本程序的主体，对底层的分频模块和译码显示模块进行例化，并且做 控制设计。控制设计如下： 采用同步时序逻辑。包括一个循环计数器，三个比较器，always 控制。 通过分频后的 CLK1 新号（1Hz），进行对一个循环变量“k”的周期为 130 的循环，进而控制 三个灯的控制；具体循环为：clk1 每进行一次跳变，k 值减 1；当 K=0 时，重新复值为 129。 通过比较器，每个灯的条件不同，当 129>=k>=70 时绿灯亮,69>=k>=60 黄灯闪烁,59>=k>=0 红灯 亮。 对于数码管输出，当 129>=k>=70 时，数码管个位输出=(k-70)%10，十位输出为(k-70-个位)/10； 当 69>=k>=60 数码管个位输出=(k-60)%10，十位输出为(k-60-个位)/10，当 59>=k>=0 时，数码管 个位输出=k%10 十位输出为(k-个位)/10。 分频模块： 分频模块用以把输入的 50MHz 的信号转换为 1Hz 信号，便于其后的交通灯控制及数码管输出。 译码模块： 考虑到数字显示需要两个七段译码器，且在数字系统中，数字的表示都是采用二进制，因为两个 管子分别输入，所以需要把循环变量 k 转换为有用的十位和各位输出。 为了方便，把循环变量 k 减去各状态的基数值后，用数学方法取十位和各位分别做输入。
led10 十位七段译码 时序说明：加上时钟信号之后，首先用 reset 清零，然后分频模块会分频产生分频时钟 clk1，根 据分频时钟的高与低，进而进行变量循环，然后会控制 3 个状态之间的跳转，译码显示模块会同 步通过数码管来显示倒计时数；灯控信号 blu,yel,red 同时输出对交通灯的控制。
值一致，经过简单数学计算，就可以把每个状态的 k 的值换算为数码管的个位十位。这样一来，
省去了为数码管单独设置的变量，化简了代码。
优点：代码简单易懂。中心代码仅 150 多行。 缺陷：由于未设定具体的状态机循环，只是运用变量 k 的循环控制，造成了综合时的线路繁杂以 及冗余，不能完美符合 Verilog 语言的关注硬件的特点。但是没有任何代码是完美的，这也正是 我通过此次编程学到的最大的经验。 待优化：中间黄灯的闪烁频率有点过慢，时间匆忙，未能优化，若把分频频率 clk1 改为，然后 循环变量 k 按照 clk1 每 2 个周期改变一次，即可实现黄灯每闪一次。
3:led_data_1s=7'b0100100;
4:led_data_1s=7'b1000101;
5:led_data_1s=7'b0010100; 6:led_data_1s=7'b0010000; 7:led_data_1s=7'b0101101; 8:led_data_1s=7'b0000000; 9:led_data_1s=7'b0000100; default:led_data_1s=7'b1111111; endcase end always@(din_10s) begin case(din_10s) 0:led_data_10s=7'b0001000; 1:led_data_10s=7'b1101101; 2:led_data_10s=7'b0100010; 3:led_data_10s=7'b0100100; 4:led_data_10s=7'b1000101; 5:led_data_10s=7'b0010100; 6:led_data_10s=7'b0010000; 7:led_data_10s=7'b0101101; 8:led_data_10s=7'b0000000; 9:led_data_10s=7'b0000100; default:led_data_10s=7'b1111111; endcase end endmodule 测试模块代码： `timescale1ns/1ns `include"" moduletop; regclk,rst; wirered,blu,yel,led1,led10; //regclk1,red,blu,yel; initial begin rst=1; clk=1; #500rst=0; #500rst=1; #500rst=0; end always#20clk=~clk; bulbbulb(clk,rst,red,blu,yel,led1,led10); Endmodule
综合结果：
顶层及控制，分频模块的综合 RTL 级电路如图：
译码显示模块的综合如下：
RTL 级门级
6.代码及注释
此为顶层及控制模块代码：
`include"./"
modulebulb(clk,rst,red,blu,yel,led1,led10);
inputclk,rst;
outputblu,yel,red,led1,led10;
输入 clk 的频率很大，需要通过计数器对其进行分频。首先计数产生一个 1Hz 的输出，通过该输
出再次循环计数，产生周期为 130 的计数变量，从而控制各个灯的亮灭。而控制黄灯闪烁的分频，
为方便起见，仍以 1s 为单位，每秒钟改变一次。
用 if 嵌套语句来控制三灯亮与灭，同时间接地进行倒计时的过程，输出个位和十位上的数，直
如绿灯时，129>=k>=70 时，数码管个位输出=(k-70)%10，十位输出为(k-70-个位)/10。 七段译码器的设计原理如图：
2.总体设计框图及说明：
blu
Clk50Hz
控制
循环r变st 量 k
Clk1
yel
129~0
1Hz
图一
red
输入：clk 全局时钟信号，50MHz
rst 全局复位端，高电平有效
接用两个七段译码显示倒计时数。
Rst 信号是清零用的，为“1”时，三个信号灯及循环变量 k 复位置“0”。
流程图
开始
输入 50MHz clk1:1Hz
yel=~yel
图四
循环变量 k 计 数
70≤k≤ 16209≤k ≤69
0≤k≤ 59
red=1
blu=1
3.时序说明：
显示输出
整段程序共有四个状态：初始状态、绿灯状态、黄灯状态、红灯状态。 如果有 rst 的“1”状态，则要进行清零，恢复到初始状态；这是在控制模块的计数器会清零，倒 计时不再进行，三个灯都是灭的状态， Rst 为“1”状态跳转为初始状态的，等待着清零结束，开始工作；此时七段译码也不会显示。 清零结束后，系统开始正常工作。首先是分频时钟开始工作，此时循环变量开始循环，绿灯亮 60s，译码器开始显示倒计时的输出，直到 k=70。当循环变量 k<=69 时，黄灯闪烁 10s，同时译 码倒计时,直到 k=60；当循环变量 k<=59 时，红灯亮，同时译码倒计时直到 k=0。至此一个周期 已经完成，沿此过程循环进行，直到 reset 信号的出现。
5.仿真及综合结果
表 1 仿真结果信号解释说明
信号
解释
备注
clk
系统时钟,50MHz
为了方便，这里取 2ns
blu,yel,red
最终三灯状态
分别绿红灯，
“1”为亮“0”为灭
k
循环计数变量
用以状态判断控制
led10
倒计时十位七段译码
数码管十位显示
led1
倒计时个位七段译码
数码管个位显示
out1
倒计时个位上的数字
输出：ctrl_1s 倒计时个位上数字
ctrl_10s 倒计时十位上数字
blu,yel,red 各个灯状态
框图说明：
状态机的输入，只有时钟信号 clk 和复位信号 reset.输出为数码管十位和个位的二进制显示状态
以及三个灯的颜色显示（blu,yel,red,分别是绿黄红灯，“1”表示灯亮，“0”表示灭）。
output[6:0]led_data_10s;
reg[6:0]led_data_1s;
reg[6:0]led_data_10s;
always@(din_1s)
begin
case(din_1s)
0:led_data_1s=7'b0001000;
1:led_data_1s=7'b1101101;
2:led_data_1s=7'b0100010;