Verilog hw 电子科技大学
FPGA-Verilog试题(西安电子科技大学)
西安电子科技大学考试时间分钟试题题号一二三四五六七八九十总分分数1.考试形式：闭（开）卷；2.本试卷共四大题，满分100分。
班级学号姓名任课教师一、选择题（每题2分，共18分）1. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（ A ）(A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级2.在verilog中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat3．下列哪些Verilog的基本门级元件是多输出（ D ）(A) nand (B) nor (C) and (D) not4．Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（ B ）(A) supply (B) strong (C) pull (D) weak5.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（ B ）(A) 1 (B) 2 (C) 3 (D) 46．已知“a =1b’1; b=3b'001;”那么{a,b}＝（ C ）(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101第 2 页共 8 页7.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC ）(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级8．在verilog语言中，a=4b'1011，那么 &a=（D ）(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'09．在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。
(A) 8 (B) 16 (C) 32 (D) 64二、简答题（2题，共16分）1．Verilog HDL语言进行电路设计方法有哪几种（8分）1、自上而下的设计方法（Top-Down）2、自下而上的设计方法（Bottom-Up）3、综合设计的方法2．specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。
verilog教程
verilog教程Verilog是一种硬件描述语言（HDL），用于描述数字系统的行为和结构。
它是一种流行的HDL，广泛用于硬件设计和验证领域。
本教程将介绍Verilog的基本概念和语法，以帮助初学者入门。
一、Verilog的基本概念1.1 什么是VerilogVerilog是一种描述数字系统的语言，它可以用来描述硬件电路、验证设计的正确性以及进行电路仿真。
1.2 Verilog的应用领域Verilog广泛应用于硬件设计和验证领域，包括用于开发ASIC（应用特定集成电路）、FPGA（现场可编程门阵列）以及其他数字系统的设计。
1.3 Verilog的版本Verilog有多个版本，包括Verilog-1995、Verilog-2001以及最新的Verilog-2005、这些版本之间有一些语法和功能上的差异。
二、Verilog的语法结构2.1模块和端口在Verilog中，所有的电路描述都是由模块（module）组成的。
模块是电路的基本组成单元，可以看作是一个黑盒子，它接受一些输入，产生一些输出。
2.2信号声明在Verilog中，我们需要声明所有的输入和输出信号。
可以使用`input`和`output`关键字来声明这些信号。
2.3电路实现Verilog允许使用多种语句和结构来描述电路的行为和结构。
这些语句包括顺序语句、条件语句、循环语句以及层次结构。
2.4实例化模块在一个模块中，我们可以实例化其他的模块。
这样可以将一个大的电路拆分成多个小的模块，方便编写和测试。
三、Verilog的仿真和验证3.1静态验证Verilog语言本身提供了很多语法和语义层面的验证功能，对于语法和类型错误会有相应的提示。
3.2激励设计在进行电路验证时，我们需要为输入信号提供激励。
Verilog提供了一种称为`testbench`的特殊模块，用于生成输入信号并将其应用到待验证的电路中。
3.3波形仿真在Verilog中，我们可以使用仿真器来模拟电路的行为，并生成波形图来验证电路是否按预期工作。
2024版Verilog编程规范(华为)
实现自动化测试流程，提高测试 效率和准确性。
06
代码审查与质量保证
代码审查流程介绍
提交代码
开发人员将代码提交到代码审查 系统中。
分配审查任务
系统或审查组长将审查任务分配 给审查人员。
代码审查
审查人员对代码进行逐行审查， 检查是否符合编程规范和质量要
求。
审查通过
经过多轮反馈和整改后，代码符 合要求，审查通过。
通过定期的培训、分享和宣传活动，提高开 发人员对Verilog编程规范的认识和重视程度。
引入自动化检查工具
建立持续改进机制
研究和引入自动化检查工具，对Verilog代码 进行静态分析和规范检查，进一步提高代码 质量和开发效率。
建立规范的持续改进机制，收集开发人员的 反馈和建议，及时调整和优化规范内容。
可重用性原则
模块应具有高内聚、低耦 合的特点，便于在不同项 目中重用。
可维护性原则
模块应易于理解、测试和 修改，以降低维护成本。
顶层结构设计方法
自顶向下设计
从系统整体需求出发，逐 步细化到各个模块的设计 和实现。
模块化设计
将系统划分为多个独立的 模块，每个模块承担一定 的功能，便于并行开发和 维护。
减少错误和提高代码质量
02
规范的编程习惯有助于减少编码过程中的错误，提高代码的稳
定性和可靠性。
促进知识共享和传承
03
统一的编程规范有利于知识的积累和传承，降低新人学习成本，
提高团队整体技术水平。
适用范围及对象
适用范围
本规范适用于使用Verilog语言进 行硬件描述和设计的所有场景，包 括但不限于数字电路设计、验证、 仿真等。
端口名应避免与模块内部变量名冲突。
[工学]西安电子科技大学verilog教程1-2
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西安电子科技大学
雷达信号处理国防科技重点实验室
2. 数字信号处理
数字信处理系统往往要进行一些复杂的数字运算和数据处理， 并且又有实时响应的要求，他们通常是由高速专用数字逻辑系统或专 用数字信号处理器所构成，电路是相当复杂的。因此只有在高速大规 模集成电路设计制造技术进步的基础上，才有可能实现真正有意义的 实时数字信号处理系统。对实时数字信号处理系统的要求不断提高， 也推动了高速大规模集成电路设计制造技术的进步。现代专用集成电 路的设计是借助于电子电路设计自动化（EDA）工具完成的。学习和 掌握硬件描述语言（HDL）是使用电子电路设计自动化工具的基础。
• 由传统的观点出发，可以从三个不同的方面来研究计算，即从数 学、科学和工程的不同角度；由比较现代的观点出发，可以从四 个主要的方面来研究计算，即从算法和数据结构、编程语言、体 系结构、软件和硬件设计方法学。
• 一个复杂的数字系统设计往往是从算法到由硬线连接的门级逻辑 结构，再映射到硅片的逐步实现的过程。
&Moorby，刘明业等译。
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雷达信号处理国防科技重点实验室
课时及考试安排
授课时数：30课时 上机时数；14课时 考试时数：90分钟 成绩计算：大作业*40%+考试*60%
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雷达信号处理国防科技重点实验室
课程内容安排
第一部分 初级篇
第一章. 概述及设计工具介绍 第二章. Verilog HDL的基本知识 第三章. Verilog HDL基本概念 第四章. 常用Verilog语法之一 第五章．常用Verilog语法之二 第六章．常用Verilog语法之三 第七章．常用Verilog语法之四 第八章．常用Verilog语法之五
verilog概述
verilog概述Verilog是一种硬件描述语言，用于描述数字电路和系统的行为和结构。
它被广泛应用于数字电路设计、集成电路验证、嵌入式系统开发等领域。
本文将从Verilog的基本语法、模块化设计、时序建模以及仿真和综合等方面进行概述。
Verilog的基本语法包括模块定义、端口声明、内部信号定义、赋值语句等。
模块是Verilog设计的基本单元，每个模块包含输入端口、输出端口和内部信号。
端口声明用于指定模块的输入输出接口，内部信号定义用于存储和传递模块内部的中间结果。
赋值语句用于对信号进行赋值，可以采用阻塞和非阻塞赋值两种方式。
Verilog的模块化设计是其重要特点之一。
通过将复杂的电路和系统划分为多个模块，可以提高设计的可读性和可维护性。
模块间的连接通过端口进行，可以通过实例化、连接和层次化等方式实现。
模块化设计可以大大提高设计的复用性和灵活性。
Verilog中的时序建模是对数字电路和系统中时序行为的描述。
通过使用时钟、时钟边沿和延迟等概念，可以准确地描述电路和系统中的时序关系。
时钟信号用于同步电路的操作，时钟边沿用于触发时序逻辑的运算，延迟用于模拟电路中的传播延迟。
仿真是Verilog设计中的重要环节，用于验证设计的正确性和功能。
通过编写测试文件和仿真脚本，可以对设计进行功能验证、时序验证和性能验证等。
仿真还可以用于验证设计的可靠性和容错性，对于复杂系统的设计尤为重要。
综合是将Verilog代码转换为可实现的硬件电路的过程。
通过综合工具，可以将Verilog代码转换为逻辑门、寄存器和连线等硬件元件的组合。
综合的结果可以用于后续的布局布线和物理设计，最终生成可用于生产的芯片。
Verilog是一种用于描述数字电路和系统的硬件描述语言。
通过Verilog的基本语法、模块化设计、时序建模、仿真和综合等技术，可以实现复杂的数字电路和系统设计。
Verilog的应用领域广泛，包括数字电路设计、集成电路验证和嵌入式系统开发等。
电子科技大学CPU设计：《单周期CPU的设计与实现》-实验指导书
电子科技大学计算机科学与工程学院单周期CPU的设计与实现实验指导书[计算机组成原理实验]张建2013-12-13目录前言 (1)1.1 实验内容 (2)1.2实验要求 (2)2. 实验环境 (3)2．1 硬件平台 (3)2．2 软件平台 (3)2．3 实验主要仪器设备连接框图 (4)3. 实验原理 (5)3．1 概述 (5)3．2 单周期CPU的总体电路 (5)3．3 MIPS指令格式 (6)3．4 数据路径设计 (7)3．4．1 下一条指令地址的选择 (7)3．4．2 ALU的输入端 (8)3．4．3寄存器堆的输入端 (8)4. 基本功能部件的设计与实现 (10)4．1 32位2选1选择器的设计与实现 (10)4．2 32位4选1选择器的设计与实现 (18)4．3 5位2选1选择器的设计与实现 (19)4．4 带有异步清零的32位D触发器的设计与实现 (19)4．5 移位器的设计 (20)4．6 32位加/减法器的设计与实现 (20)5．运算器（ALU）的设计与实现 (21)6．寄存器堆（Register File）的设计与实现 (24)7．控制器（Control Unit）的设计与实现 (27)8. CPU的封装 (30)9. 测试 (32)9．1 指令存储器及测试程序 (32)9．2 数据存储器及测试数据 (33)9．3 仿真测试 (33)9．4 下载到开发板验证 (35)附件： (39)BTN_Anti_Jitter模块 (39)Hex7seg_decode模块 (39)前言《计算机组成原理》是计算机科学专业的一门重要专业基础课。
在该课程中的理论学习中系统地阐述了计算机各组成部件的工作原理、逻辑实现和设计方法及将各部件连接成整机的方法，计算机硬件与底层软件的接口，培养了学生对计算机硬件系统的分析、开发与设计的基本技能能力。
本实验开设的目的是让学生通过设计一个单周期的CPU，加深对计算机各组成部件功能的理解和掌握，更好地理解计算机的基本工作原理，培养和锻炼学生掌握计算机硬件设计的基本方法和技能。
秒表计时电路设计verilog
电子科技大学通信学院秒表计时电路实验报告班级通信一班学生学号教师秒表计时电路秒表计时电路一、设计思路概述1.设计要求秒表计时功能，显示分、秒、0.01秒具有启动、暂停、停止和清空功能增加有趣的流水灯输入信号：4bit按键，50MHz时钟输出信号：6位数码管2.设计分析本设计要求秒表计时功能，显示分、秒、0.01秒，而这可以由分频电路实现，将电路的输入时钟进行分频，得到1/60Hz,1Hz,和100Hz信号，就可以达到本设计要求的显示要求了。
本设计要求具有启动、暂停、停止和清空功能，而这个可以由状态机实现，通过合理的配置状态转换，就可以达到要求。
流水灯的实现说来简单，其实也可以做的复杂，漂亮的流水灯其观赏性还是很好地，这里我们只讨论简单流水灯的实现，即单个灯从左到右逐步发光。
这实际是一个移位寄存器，我们可以通过不同的时钟来驱动它，实现不同的流水速度。
这里，我们实现了一个1Hz，和一个10Hz的流水灯电路。
二、总体设计框图及详细说明三、各部分代码设计1、500000进制计数器（分频器）设计：always @(negedge clk or negedge rst10ms)beginif (~rst10ms) beginclk10ms<=0;clk10msreg<=0;endelse if (clk10msreg == 249999) beginclk10ms<=~clk10ms ;clk10msreg<=clk10msreg+1;endelse if (clk10msreg==499999) beginclk10ms<=~clk10ms;clk10msreg<=0;endelse begin clk10msreg<=clk10msreg+1;endend2、状态机设计always @(negedge clk or negedge clear) beginif (~clear) beginstate <= idlestate; rst <= 0; rst10ms <= 0;endelse begincase (state)idlestate: beginif(~start)beginstate<= prestate; rst<=0;rst10ms<=0;endelsestate<=idlestate; endprestate: beginstate<=runstate;rst<=1;rst10ms<=1;endholdstate: beginif(~stop)beginstate<=idlestate; rst<=1;rst10ms<=0;endelse if(~start)beginstate<= runstate; rst<=1;rst10ms<=1;endelsestate<=holdstate; endrunstate: beginif(~stop)beginstate<=idlestate; rst<=1;rst10ms<=0;endelse if(~hold)beginstate<= holdstate; rst<=1;rst10ms<=0;endelsestate<=runstate;enddefault: state <= state;endcaseendend3.10进制计数器（分频器）设计module count10(rst, clk, clkout, counter);input rst;input clk;output reg clkout;output reg [3:0]counter;always @(negedge clk or negedge rst) beginif (~rst) begin clkout<=0;counter<=0;endelse if (counter == 4) begin clkout<=~clkout;counter<=counter+1; endelse if (counter == 9) begin clkout<=0;counter<=0; endelse begin counter<=counter+1;endendendmodule4、6进制计数器（分频器）设计module count6(rst, clk, clkout, counter);input rst;input clk;output reg clkout;output reg [3:0]counter;always @(negedge clk or negedge rst) beginif (~rst) beginclkout <= 0;counter <= 0;endelse if (counter == 2) beginclkout <= ~clkout;counter <= counter + 4'b1;endelse if (counter == 5) beginclkout <= ~clkout;counter <= 0;endelse begincounter <= counter + 4'b1;endendendmodule5、流水灯设计always @(negedge clk1s or negedge rst)beginif (~rst)ledg <= 8'b0;else if (ledg == 8'b0)ledg<=8'b10000000;elseledg<=(ledg>>1);endalways @(negedge clk100ms or negedge rst) beginif (~rst)ledr <= 18'b0;else if (ledr == 18'b0)ledr<=18'b100000000000000000;elseledr<=(ledr>>1);end6、显示译码电路设计always @(negedge clk or negedge rst) begin if (~rst) begindisplayreg <= 3'b000;segcode[0] <= 7'b1111111;segcode[1] <= 7'b1111111;segcode[2] <= 7'b1000000;segcode[3] <= 7'b1000000;segcode[4] <= 7'b1000000;segcode[5] <= 7'b1000000;segcode[6] <= 7'b1000000;segcode[7] <= 7'b1000000;endelse begincase (timeout[displayreg])0: segcode[displayreg] <= 7'b1000000;1: segcode[displayreg] <= 7'b1111001;2: segcode[displayreg] <= 7'b0100100;3: segcode[displayreg] <= 7'b0110000;4: segcode[displayreg] <= 7'b0011001;5: segcode[displayreg] <= 7'b0010010;6: segcode[displayreg] <= 7'b0000010;7: segcode[displayreg] <= 7'b1011000;8: segcode[displayreg] <= 7'b0000000;9: segcode[displayreg] <= 7'b0010000;default: segcode[displayreg] <= 7'b1111111;endcasedisplayreg <= displayreg + 3'b1;endend四、总体电路设计module today(key, ledr, ledg, hex, clk);input [3:0] key;input clk;output reg [17:0] ledr;output reg [7:0] ledg;output [55:0] hex;wire clear;wire start;wire stop;wire hold;assign clear = key[0];assign start = key[1];assign stop = key[2];assign hold = key[3];reg [19:0] clk10msreg;reg clk10ms;wire clk100ms;wire clk1s;wire clk10s;wire clk1min;wire clk10min;wire clk1h;reg [1:0] state;parameter idlestate = 2'b00, prestate = 2'b01, holdstate = 2'b10, runstate = 2'b11;reg rst;reg rst10ms;reg [2:0] displayreg;wire [3:0] timeout [7:0];reg [6:0] segcode[7:0];assign hex = {segcode[7], segcode[6], segcode[5], segcode[4], segcode[3], segcode[2], segcode[1], segcode[0]};always @(negedge clk or negedge clear) beginif (~clear) beginstate <= idlestate; rst <= 0; rst10ms <= 0;endelse begincase (state)idlestate: beginif(~start)beginstate<= prestate;rst<=0;rst10ms<=0;endelsestate<=idlestate;endprestate: beginstate<=runstate;rst<=1;rst10ms<=1;endholdstate: beginif(~stop)beginstate<=idlestate;rst<=1;rst10ms<=0;endelse if(~start)beginstate<= runstate;rst<=1;rst10ms<=1;endelsestate<=holdstate;endrunstate: beginif(~stop)beginstate<=idlestate;rst<=1;rst10ms<=0;endelse if(~hold)beginstate<= holdstate;rst<=1;rst10ms<=0;endelsestate<=runstate;enddefault: state <= state;endcaseendendalways @(negedge clk or negedge rst10ms)beginif (~rst10ms) beginclk10ms<=0;clk10msreg<=0;endelse if (clk10msreg == 249999) beginclk10ms<=~clk10ms ;clk10msreg<=clk10msreg+1;endelse if (clk10msreg==499999) beginclk10ms<=~clk10ms; clk10msreg<=0;endelse begin clk10msreg<=clk10msreg+1;endendcount6 min10counter(rst, clk10min, clk1h, timeout[7]); count10 min1counter (rst, clk1min,clk10min, timeout[6]); count6 sec10counter(rst, clk10s,clk1min, timeout[5]); count10 sec1counter (rst, clk1s, clk10s, timeout[4]); count10 ms100counter(rst, clk100ms, clk1s, timeout[3]); count10 ms10counter (rst, clk10ms, clk100ms, timeout[2]); assign timeout[1] = 4'b1111;assign timeout[0] = 4'b1111;always @(negedge clk or negedge rst) beginif (~rst) begindisplayreg <= 3'b000;segcode[0] <= 7'b1111111;segcode[1] <= 7'b1111111;segcode[2] <= 7'b1000000;segcode[3] <= 7'b1000000;segcode[4] <= 7'b1000000;segcode[5] <= 7'b1000000;segcode[6] <= 7'b1000000;segcode[7] <= 7'b1000000;endelse begincase (timeout[displayreg])0: segcode[displayreg] <= 7'b1000000;1: segcode[displayreg] <= 7'b1111001;2: segcode[displayreg] <= 7'b0100100;3: segcode[displayreg] <= 7'b0110000;4: segcode[displayreg] <= 7'b0011001;5: segcode[displayreg] <= 7'b0010010;6: segcode[displayreg] <= 7'b0000010;7: segcode[displayreg] <= 7'b1011000;8: segcode[displayreg] <= 7'b0000000;9: segcode[displayreg] <= 7'b0010000;default: segcode[displayreg] <= 7'b1111111;endcasedisplayreg <= displayreg + 3'b1;endendalways @(negedge clk1s or negedge rst)beginif (~rst)ledg <= 8'b0;else if (ledg == 8'b0)ledg<=8'b10000000;elseledg<=(ledg>>1);endalways @(negedge clk100ms or negedge rst) beginif (~rst)ledr <= 18'b0;else if (ledr == 18'b0)ledr<=18'b100000000000000000;elseledr<=(ledr>>1);endendmodulemodule count6(rst, clk, clkout, counter);input rst;input clk;output reg clkout;output reg [3:0]counter;always @(negedge clk or negedge rst) begin if (~rst) beginclkout <= 0;counter <= 0;endelse if (counter == 2) beginclkout <= ~clkout;counter <= counter + 4'b1;endelse if (counter == 5) beginclkout <= ~clkout;counter <= 0;endelse begincounter <= counter + 4'b1;endendendmodulemodule count10(rst, clk, clkout, counter);input rst;input clk;output reg clkout;output reg [3:0]counter;always @(negedge clk or negedge rst) beginif (~rst) begin clkout<=0;counter<=0;endelse if (counter == 4) begin clkout<=~clkout;counter<=counter+1; endelse if (counter == 9) begin clkout<=0;counter<=0; endelse begin counter<=counter+1;endendendmodule五、总结及心得体会通过这次试验，我们基本掌握了状态机的实现方法，进一步熟悉和掌握了Verilog HDL的基本使用方法。
Verilog 实验报告
Verilog 实验报告一、实验目的本次 Verilog 实验的主要目的是通过实际编写代码和进行仿真，深入理解 Verilog 语言的基本语法、逻辑结构和时序特性，掌握数字电路的设计方法和实现过程，并能够运用Verilog 实现简单的数字逻辑功能。
二、实验环境本次实验使用的软件工具是 Xilinx Vivado 20192，硬件平台是Xilinx Artix-7 开发板。
三、实验内容（一）基本逻辑门的实现1、与门（AND Gate）使用 Verilog 语言实现一个两输入的与门。
代码如下：｀｀｀verilogmodule and_gate(input a, input b, output out)；assign out ＝ a ＆ b;endmodule｀｀｀通过编写测试激励文件对该模块进行仿真，验证其逻辑功能的正确性。
2、或门（OR Gate）同样实现一个两输入的或门，代码如下：｀｀｀verilogmodule or_gate(input a, input b, output out)；assign out ＝ a ｜ b;endmodule｀｀｀3、非门（NOT Gate）实现一个单输入的非门：｀｀｀verilogmodule not_gate(input a, output out)；assign out ＝～a;endmodule｀｀｀（二）组合逻辑电路的实现1、加法器（Adder）设计一个 4 位的加法器，代码如下：｀｀｀verilogmodule adder_4bit(input 3:0 a, input 3:0 b, output 4:0 sum)；assign sum ＝ a ＋ b;endmodule｀｀｀2、减法器（Subtractor）实现一个 4 位的减法器：｀｀｀verilogmodule subtractor_4bit(input 3:0 a, input 3:0 b, output 4:0 diff)；assign diff ＝ a b;endmodule｀｀｀（三）时序逻辑电路的实现1、计数器（Counter）设计一个 4 位的计数器，能够在时钟上升沿进行计数，代码如下：｀｀｀verilogmodule counter_4bit(input clk, output 3:0 count)；reg 3:0 count_reg;always ＠（posedge clk) begincount_reg ＜＝ count_reg ＋ 1;endassign count ＝ count_reg;endmodule｀｀｀2、移位寄存器（Shift Register）实现一个 4 位的移位寄存器，能够在时钟上升沿进行左移操作：｀｀｀verilogmodule shift_register_4bit(input clk, input rst, output 3:0 data_out)；reg 3:0 data_reg;always ＠（posedge clk or posedge rst) beginif （rst)data_reg ＜＝ 4'b0000;elsedata_reg ＜＝｛data_reg2:0, 1'b0}；endassign data_out ＝ data_reg;endmodule｀｀｀四、实验结果与分析（一）基本逻辑门的结果通过仿真，与门、或门和非门的输出结果与预期的逻辑功能完全一致，验证了代码的正确性。
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第一章作业
1、集成电路是哪一年有谁发明的？
2、诺伊斯对集成电路的主要贡献是什么
3、MOS场效应管是哪年出现的？
4、集成电路的发展规律是由谁总结提出来的，具体规律是什么
5、叙述集成电路的层次设计步骤
第二章作业
1、集成电路的加工有哪些基本工艺？
2、简述光刻工艺过程及作用
3、简述双阱CMOS集成电路工艺加工过程？
4、MOS晶体管什么类型？
5、版图设计的过程分为那几步？
6、设MOS电路中某层的电阻率ρ=1Ω·cm,该层厚度是1μm,试计算：
（1）有这层材料制作的长度为55μm、宽度为5μm的电阻值
（2）若使用方块电阻的概念，计算该材料的方块电阻值？
第三章作业
1、说明MOS管的工作原理
2、写出NMOS管的电流-电压方程
3、MOS晶体管从工作原理上类别，画出其符号和输出特性曲线及转移特性曲线
4、MOS反相器有哪些种类？说明每种反相器的特性。
第四章
1、什么是硬件描述语言？它的主要作用是什么？
2、采用硬件描述语言设计方法的优点是什么？有什么缺点？
3、Verilog HDL中的数字可以出现哪些值？相应代表的是什么样的物理意义？
4、Verilog HDL中有哪几种数据类型？它们各代表什么意义？
5、完成一个移位寄存器的设计，要求有同步清零功能。
6、Verilog HDL的模型共有哪些类型（级别）？
7、什么是综合？是否任何符合语法的Verilog HDL程序都可以综合？
8、综合后生成的是不是真实的电路？若不是，还需要哪些步骤才能真正变为具体的电路？
9、对同一条线，是否允许由多个连续赋值语句对它进行赋值？对一个寄存器变量，是否允许在同一时刻有多个过程赋值语句对它进行赋值？
10. 综合实例设计一个简易计算器。
第五章作业
1、讲述门阵列的基本结构特征与设计步骤
2、什么是门阵列的母片？什么是门阵列的基本单元？举例说明门阵列基本单元和基本电路单元的关系
3、试对门阵列和标准单元设计方法的主要特征进行比较。
4、叙述FPGA器件的典型结构和编程方法。
5、软核是什么？虚拟器件是什么？固核是什么？硬核是什么？
6、SoC设计方法的三大关键技术是什么？。