实验三-VHDL时序逻辑电路设计
vhdl硬件描述语言与数字逻辑电路设计
vhdl硬件描述语言与数字逻辑电路设计数字逻辑电路设计是一种将数字信号进行处理和控制的技术。
数字电路由元器件（比如集合在一起的门、触发器、逻辑块、寄存器等）构成，这些元件的行为由原理图和逻辑方程式表示。
数字电路的设计主要是为了控制、处理和传输数字信号，具有可控制性、自动化程度较高和灵活性强的特点。
VHDL与数字逻辑电路设计是密切相关的，VHDL既可以用来描述数字电路的结构，也可以用来推导数字电路的行为。
在数字逻辑电路设计中，VHDL语言可以帮助工程师实现电路的功能和特性，简化设计过程，并提高设计的灵活性和可靠性。
VHDL是一种硬件描述语言，可以用来描述数字逻辑电路中的各种元件、信号和功能。
VHDL主要包括以下几个方面的内容：1. 实体（entity）：实体用来描述数字电路的外部结构和功能，类似于模块的概念。
一个实体声明了电路的输入输出端口，并定义了电路的功能和行为。
2. 体系结构（architecture）：体系结构用来描述实体的内部结构和功能，包括内部信号、寄存器、逻辑块等。
一个体系结构定义了实体的具体实现方式，包括各个元件之间的连接和控制。
3. 信号（signal）：信号用来表示数字电路中的各种输入输出信号，包括时钟信号、数据信号、控制信号、状态信号等。
VHDL语言中的信号可以用来描述电路中的各种逻辑关系和行为。
4. 过程（process）：过程用来描述电路中的各种行为和动作，比如数据传输、逻辑运算、状态转换等。
VHDL中的过程可以用来描述数字电路中的各种逻辑操作和控制。
5. 组合逻辑（combinational logic）：组合逻辑用来描述电路中的各种逻辑运算和逻辑关系，包括与门、或门、非门、异或门等。
组合逻辑表示了电路中的直接逻辑关系和信号转换。
6. 时序逻辑（sequential logic）：时序逻辑用来描述电路中的各种时钟触发、状态转换、寄存器等。
时序逻辑表示了电路中的时钟控制、状态转换和时序问题。
数字电路与逻辑设计实验
数字电路与逻辑设计实验报告学院：班级：姓名：学号：日期：一．实验名称：实验一：QuartusII 原理图输入法设计与实现实验二：用VHDL 设计与实现组合逻辑电路实验三：用VHDL 设计与实现时序逻辑电路实验四：用VHDL 设计与实现数码管动态扫描控制器二．实验所用器件及仪器：1.计算机2.直流稳压电源3.数字系统与逻辑设计实验开发板三．实验要求：实验一：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
（2）用（1）实现的半加器和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3—8线译码器和逻辑门设计实现函数F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
注：实验时将三个元器件放在一个new block diagram中实现。
实验二：（1）用VHDL语言设计实现一个共阴极7段数码译码器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
（2）用VHDL语言设计实现一个8421码转余三码的代码器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出1，否则出0；仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
实验三：（1）用VHDL语言设计实现一个带异步复位的8421 十进制计数器，仿真验证其功能，并下载到实验板测试。
要求用按键设定输入信号，发光二极管显示输出信号。
（2）用VHDL语言设计实现一个分频系数为12，输出信号占空比为50%的分频器，仿真验证其功能。
注：实验时将（1）、（2）和数码管译码器 3 个电路进行链接，并下载到实验板显示计数结果。
vhdl实验报告
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
VHDL实验(完整版)
实验一 Quartus II软件使用与十进制计数器一、实验目的熟悉使用Quartus II软件二、实验内容安装Quartus II软件并成功注册、使用Quartus II软件建立工程并完成十进制计数器三、实验仪器、设备计算机、Quartus II软件四、实验步骤1.打开安装文件位于…quartusII6.0\disk1\install.exe，根据提示进行下一步操作，在弹出框中选择第一个选项，install Quartus II and Related Software。
Quartus II的安装步骤1接下来的安装中选择下一步，到下图选择界面。
只勾选安装Quartus II 6.0即可。
Quartus II的安装步骤22.完成安装步骤2后选择下一步至下图所示，选择完全安装complete，再继续点击下一步至安装开始。
完全安装Quartus II软件软件安装途中出现如下图所示情况时，选择安装文件中的…disk2\disk2\quartus，然后选择确定——OK继续安装直到结束。
安装过程中换disk2路径Quartus II软件的安装至此结束，此安装步骤WINXP/WIN 7均有效，WIN8若有问题，请修改兼容权限。
3.软件注册。
软件安装结束后打开Quartus II软件将出现下图所示情况，这是没有注册的提醒，我们必须先进行注册才能建立工程文件，若大家忽略了这个提示窗口，直接进行工程建立等工作，任何仿真图和编译功能都无法正常使用，等于白费功夫浪费时间，还要重新（由于软件注册是绑定MAC物理地址，所以每台机器的license 做，非常影响学习兴趣和情绪。
是完全不一样的，实验室的电脑已经安装好了Quartus II软件，但是没有注册，所以做实验的时候一点要先注册，不然就白做了）Quartus II软件提示未注册弹窗注册方法，打开quiic7.1 lisence 生成器文件夹中的keymaker.exe，在弹出的窗口中点击Make License，在文件夹中就会出现和本台机器相匹配的license.dat。
VHDL语言实现数字电路设计
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
数电实验丨模型机的组合逻辑部件(ALU-移位逻辑-控制信号产生逻辑模块)
数字电路与逻辑设计实验三一、实验目的1．了解简易模型机的内部结构和工作原理。
2．分析模型机的功能，设计ALU 和移位逻辑。
3．分析模型机的工作原理，设计模型机控制信号产生逻辑。
二、实验内容1．用VHDL 语言设计模型机的ALU 模块；2．用VHDL 语言设计模型机的移位模块；3．用VHDL 语言设计模型机的控制信号产生逻辑。
第一部分：模型机的ALU 模块①实验方法1、实验方法采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是Quartus II。
2、实验步骤1、新建，编写源代码。
(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路径+设置project name为ALU）-【next】（设置文件名ALU.vhd—在【add】）-【properties】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】2、根据题意，写好源代码并保存文件。
3、编译与调试。
确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译，编译成功。
4、波形仿真及验证。
新建一个vector waveform file。
按照程序所述插入S3-S0、M、S、D、T、Cf、Zf十个节点（S3-S0、M、S、D为输入节点，T、Cf、Zf为输出节点）。
(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。
任意设置S3-S0、M、S、D的输入波形…点击保存按钮保存。
然后【start simulation】，得到输出图。
5、时序仿真或功能仿真。
时序逻辑VHDL设计---触发器
实验名称：时序逻辑VHDL设计---触发器一、同步清零（低电平有效）和异步置数（高电平有效）的D触发器的VHDL设计1.实体框图Dclk Reset set QD_FFinst2.程序设计①编译前的程序library ieee;use ieee.std_logic_1164.all;Entity D_FF isport(D,clk,Reset,set:in std_logic;Q:out std_logic);End Entity D_FF;Architecture one of D_FF issignal Q1:std_logic;Beginprocess(clk,Reset,set)Beginif set='1' thenQ1<='1';Elseif clk'event and clk='1' thenif Reset='0' thenQ1<='0';elseQ1<=D;end if;end if;end process;Q<=Q1;End architecture one;②程序编译错误情况错误1：Error (10500): VHDL syntax error at D_FF.vhd(22) near text "process"; expecting "if"错误2：Error (10500): VHDL syntax error at D_FF.vhd(24) near text "architecture"; expecting "if"分析：经检查，发现原程序少了END if，没有与if匹配，添加即可。
③正确的程序library ieee;use ieee.std_logic_1164.all;Entity D_FF isport(D,clk,Reset,set:in std_logic;Q:out std_logic);End Entity D_FF;Architecture one of D_FF issignal Q1:std_logic;Beginprocess(clk,Reset,set)Beginif set='1' thenQ1<='1';Elseif clk'event and clk='1' thenif Reset='0' thenQ1<='0';elseQ1<=D;end if;end if;end if;end process;Q<=Q1;End architecture one;3.仿真波形图4.仿真波形分析当置数端SET出现高电平时，此时不管CP脉冲和D的状态如何，输出立即置为‘1’，实现异步置数的功能；当清零端RESET出现低电平时，而且必须当CP脉冲为上升沿时，输出清零，实现同步清零；除此之外，当CP脉冲为上升沿状态时，D=0，Q=0；D=1，Q=1;二、异步清零（高电平有效）和同步置数（低电平有效）的JK触发器的VHDL设计1.实体框图clk reset setJK[0..1]QJK_FFinst2.程序设计①编译前的程序Library ieee;use ieee.std_logic_1164.all;Entity JK_FF isport( clk,reset,set,J,K:in std_logic;Q:out std_logic);End entity JK_FF;Architecture two of JK_FF issignal Q1:std_logic;beginprocess(clk,reset,set,J,K)beginif reset='1' thenQ1<='0';elseif clk'event and clk='1' thenif set='0' thenQ1<='1';elsecase JK iswhen "00" => Q1<=Q1;when "10" => Q1<='1';when "11" => Q1<=not Q1;when others =>NULL;end case;end if;end if;end if;end process;Q<=Q1;end architecture two;②程序编译错误情况错误1：Error (10482): VHDL error at JK-FF.vhd(19): object "JK" is used but not declared错误2：Error (10523): Ignored construct two at JK-FF.vhd(7) due to previous errors分析：JK为两位，需要定义如下：JK:in std_logic_vector(0 to 1);③正确的程序Library ieee;use ieee.std_logic_1164.all;Entity JK_FF isport( clk,reset,set:in std_logic;JK:in std_logic_vector(0 to 1);Q:out std_logic);End entity JK_FF;Architecture two of JK_FF issignal Q1:std_logic;beginprocess(clk,reset,set,JK)beginif reset='1' thenQ1<='0';elseif clk'event and clk='1' thenif set='0' thenQ1<='1';elsecase JK iswhen "00" => Q1<=Q1;when "01" => Q1<='0';when "10" => Q1<='1';when "11" => Q1<=not Q1;end case;end if;end if;end if;end process;Q<=Q1;end architecture two;3.仿真波形图4.仿真波形分析当清零端ResET出现高电平时，此时不管CP脉冲和JK的状态如何，输出立即清零，实现异步清零的功能；当置数端SET出现低电平时，而且必须当CP脉冲为上升沿时，输出立即置数‘1‘，实现同步置数的功能；除此之外，当CP脉冲为上升沿状态时，J=K=0,Q保持；J=0,K=1,Q置零；J=1,K=0,Q置1；J=K=1,Q翻转一、8位锁存器的VHDL设计1.实体框图D[0..7] clk Q[0..7]latch8a2.程序设计①编译前的程序Library ieee;use ieee.std_logic_1164.all;Entity latch8a isport(D:in std_logic_vector(7 to 0);clk:in std_logic;Q:out std_logic_vector(7 to 0));End latch8a;Architecture three of latch8a issignal q1:std_logic_vector(7 to 0);beginprocess (clk,D)beginif clk'event and clk='1' thenQ1<=D;end if;end process;Q<=Q1;End architecture three;②程序编译错误情况错误：无③正确的程序Library ieee;use ieee.std_logic_1164.all;Entity latch8a isport(D:in std_logic_vector(0 to 7);clk:in std_logic;Q:out std_logic_vector(0 to 7));End latch8a;Architecture three of latch8a issignal q1:std_logic_vector(0 to 7);beginprocess (clk,D)beginif clk'event and clk='1' thenend if;end process;Q<=Q1;End architecture three;3.仿真波形图4.仿真波形分析当CLK脉冲为高电平时，输出为与其相对应的输出。
vhdl实验报告
专用集成电路实验报告13050Z011305024237X德文实验一开发平台软件安装与认知实验实验内容1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。
下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。
2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。
源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Unment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive ponents.--library UNISIM;--use UNISIM.Vponents.all;entity ls74138 isPort ( g1 : in std_logic;g2 : in std_logic;inp : in std_logic_vector(2 downto 0);y : out std_logic_vector(7 downto 0));end ls74138;architecture Behavioral of ls74138 isbeginprocess(g1,g2,inp)beginif((g1 and g2)='1') thencase inp iswhen "000"=>y<="00000001";when "001"=>y<="00000010";when "010"=>y<="00000100";when "011"=>y<="00001000";when "100"=>y<="00010000";when "101"=>y<="00100000";when "110"=>y<="01000000";when "111"=>y<="10000000";when others=>y<="00000000";end case;elsey<="00000000";end if;end process;end Behavioral;波形文件：生成元器件及连接电路思考：有程序可以看出，定义了三个输入端，一个输出端。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验三 VHDL 时序逻辑电路设计
一、实验目的
1．熟悉用VHDL语言设计时序逻辑电路的方法
2．熟悉用Quartus文本输入法进行电路设计
二、实验所用仪器元件及用途
1．计算机：装有Quartus软件，为VHDL语言提供操作场所。
2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。
3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。
三、实验内容
1．用VHDL语言设计实现一个8421码十进制计数器。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
（2）试验结果：VHDL代码和仿真结果。
2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。
（2）试验结果：VHDL代码和仿真结果。
3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
a.单点移动模式：一个点在8个发光二极管上来回的亮
b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次
往复
c.通过拨码开关或按键控制两种模式的转换
（2）试验结果：VHDL代码和仿真结果。
四、实验设计思路及过程
1.8421码十进制计数器状态转移表
左图为8421码十进制计数
器的状态转移表，abcd为初
状态，ABCD为下一状态，每
当有“1”出现时，相应的
管脚就亮灯，从而从0000
到1001的灯依次出现。
VHDL代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY count12 IS
PORT(
clk,clear:IN STD_LOGIC;
q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
END count12;
ARCHITECTURE a OF count12 IS
SIGNAL q_temp:ATD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(clk)
BEGIN
IF(clk'event and clk='1') THEN
IF clear='0' THEN
q_temp<="0000";
ELSIF q_temp="1011"THEN
q_temp<="0000";
ELSE
q_temp<=q_temp+1;
END IF;
END IF;
END PROCESS;
q<=q_temp;
END a;
2.分频系数为8，输出占空比为50%的分频器的设计
左图为八分频器
（占空比50%）
的状态转移图，其
中abc为原状态，
ABC为下一状态。
当输出F为“1”
时，输出波形。
VHDL代码为：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY div_8 IS
PORT(
clk:IN STD_LOGIC;
clear:IN STD_LOGIC;
clk_out:OUT STD_LOGIC);
END div_8;
ARCHITECTURE a OF div_8 IS
SIGNAL tmp:INTEGER RANGE 0 TO 7;
BEGIN
p1:PROCESS(clear,clk)
BEGIN
IF clear='0'THEN
tmp<=0;
ELSIF clk'event AND clk='1' THEN
IF tmp=7 THEN
tmp<=0;
ELSE
tmp<=tmp+1;
END IF;
IF tmp<=4 THEN
clk_out<='0';
ELSE
clk_out<='1';
END IF;
END IF;
END PROCESS p1;
END a;
五、实验结果
一、.8421码十进制计数器
其中，end time 设为 50us, clear和clk的period 分别为1和1us.
对结果进行分析：
由仿真波形可以看出，当输入在0000到1001时，输出对应亮灯随着1的出现依次变化，每拨动一次时钟clk的锁定管脚，就由一个状态转换到下一状态，亮灯也进入下一状态。
二、八分频器（50%占空比）
波形分析：
每出现八次时钟为分频器的周期，输出的波形如图为占空比为50%的矩形波，构成了如题所要求的分频器。
六、故障及问题分析
1.每次实验中都应该注意到VHDL的文件名应与实体名一致，如果不一致编译会报错。
我在实验过程中虽然原理图设计名与工程名相同，但在其后某程序名上犯了错误，导致出错。
2.在仿真波形的观察中，一定要调节好zoom一选项，缩放出便于观察的波形。
3.在命名过程一定要注意规范，不要出现非法字符。
4.在做10进制计数器时，由于板的固有频率为晶振的频率50兆赫兹，所以当以微秒级的时钟去自动跳变太快根本无法看清，应该加一段程序令时钟在微秒级跳变25兆次时外部时钟输出，从而令外部时钟变为秒级的，才能看见自动跳变现象。
七．总结和结论
1.本次实验是有关于VHDL的第三次实验，在前几次的实验中已经基本掌握了软件的用法，所以实验起来比较上手，还需要多加练习。
2.由于上次实验仅仅是运用图形工具，所以对VHDL语言的学习成了本次实验的难点，在仔细看过相关参考书后，发现其实VHDL语言还是相对比较好理解的，多次研读语言后应该能自行进行修改等工作。
3.有许多有语言功底的同学能编出十分简洁而有效的编码，值得我向其请教学习，还要更加努力掌握这门语言。
数电实验三VHDL时序逻辑电路设计
班级：07115
学号：30号
姓名：杨帆。