反相器设计
Load(CL)
16
Delay Formula Cgin
Delay ~ RW Cint CL
Cint
CL
t p 0.69RW Cint 1 CL / Cint t p0 1 f /
Cint = Cgin with 1
f = CL/Cgin - effective fanout 反相器的本征延迟：tp0 = 0.69RwCint
tp tpHL tpLH 2
tpHL CLVHL f
Iav,HL
1
1N
2
tpLH CLVLH r
Iav,LH
1
1P
2
利用速度的设计要求 可以得到Wp和Wn 的一个方程
tp
1 2
r
Kr
1
1
N
2
1
1 P2
7
3、反相器的面积
减小器件的宽度可以减小面积
例如最小面积的要求可以采用 最小尺寸的器件尺寸
第四章 CMOS单元电路
4.3 反相器的设计
1
CMOS反相器
4.1 CMOS反相器的直流特性 4.2 CMOS反相器的瞬态特性 4.3 CMOS反相器的设计
2
CMOS反相器
VDD
Vin
反相器的逻辑符号
Vin
Vout
VDD
Vou t
t
Input
Output
反相器的设计变量包括NMOS
GND
和PMOS的宽度和长度
实际的设计变量就是NMOS和 PMOS的宽度（Wp和Wn）
3
CMOS 反相器的设计
完成能够实现设计要求的集成电路产品 设计要求：
功能 可靠性 速度 面积 功耗
4
1、反相器的可靠性
噪声容限：逻辑阈值点
把Vit(Vth)做为允许的输入高电 平和
低电平极限
VNLM=Vit
Vin VTN
1 Kr VDD VTPVNHM=VDD-Vit
1 1 Kr
VNLM与VNHM中较小的 决定最大直流噪声容限
Vit = VTN 1 Kr VDD VTP KrVTN VDD VTP
1 1 Kr
1 Kr
5
Vit = VTN 1 Kr VDD VTP KrVTN VDD VTP
Result: Cgin,j+1/Cgin,j = Cgin,j/Cgin,j-1
Size of each stage is the geometric mean of two neighbors
C C C gin, j
gin, j1 gin, j1
- each stage has the same effective fanout (f＝Cout/Cin)
Cgin, j
,
Cgin,N 1
CL
18
Optimal Tapering In
for Given N
12
Ou
t
N
CL
Delay equation has N - 1 unknowns, Cgin,2 – Cgin,N Minimize the delay, find N - 1 partial derivatives
N Well PMOS
In
利用面积的设计要求可以得到 Polysilicon Wp和Wn的一个方程
NMOS
VDD
Contacts Out Metal 1
GND 8
4、反相器的功耗
PD CL fVD2D
增加器件宽长比会增加电容
电路速度增加也会提高功耗
电源电压的增加
功耗暂时不作为反相器设计的约束
f 382
21
扇出f的最优值 tp Ntp0 1 N F /
对于给定负载电容 CL 和确定的第一级反相器的输入电容Cin
可以找到f的最优值，并由此确定反相器级数N的最优值
CL F Cin f N Cin
with
N ln F ln f
tp
Nt p0
F1/ N
/
1
t
p0
ln
F
f ln
- each stage has the same delay
tp tp0 1 f /
19
Optimum Delay and Number of Stages
When each stage is sized by f and has same eff. fanout f:
f N F CL / Cgin,1 最优扇出f : f N F
tp
N
tp, j
j 1
tp0
N i 1
1
Cgin, j1
Cgin, j
,
Cgin,N 1
CL
反相器链最优延迟 tp Ntp0 1 N F /
20
Example
In C1 1
f NF
tp Ntp0 1 N F /
f
f2
Out CL= 8 C1
如果采用3级反相器驱动负载电容，则每级反相器的尺寸 应该逐次增加f倍
W
RP RN RW
C gin
3 Wunit
Cunit
17
Apply to Inverter Chain
In
Out
1
2
N
CL
tp = tp1 + tp2 + …+ tpN
t pj
~
RW Cint 1
Cgin, j1
Cgin, j
tp
N
tp, j
j 1
tp0
1 Kr
1 Kr
可靠性：噪声容限
面向可靠性最优的设计目标， 噪声容限最大就是使得Vit＝ Vdd/2
在反相器的设计中通过器件尺 寸的设计保持电路满足噪声容 限的要求
利用噪声容限的设计要求可以
得到Wp和Wn的一个方程
6
2、反相器的速度
一般用反相器的平均 延迟时间表示速度
也可以分别用上升和 下降延迟时间表示
f
ln f
t p t p0 ln F ln f 1 f 0
f
ln 2 f
Cint = Cgin
f exp 1 f 对于 = 0, 即忽略Cint，
则有f = e, N = lnF 22
Buffer Design
1
64
tp Ntp0 1 N F /
N
f
tp
1
64 65
1
8
64
得到：KP=3.7×10-5 (A/V2) W 8
L P
同理得到： tf=1.73τf=10ns , τf =5.78ns
KN=3.46×10-5 (A/V2),
W 3 L N
考察噪声容限：VNLM= Vit=2.43V=0.49 VDD,
VNHM=VDD- Vit=2.57V=0.51 VDD
12
反相器链的设计
13
反相器链
In
Out
CL
当电路扇出（负载电容）较大的时候，如何有效进行驱动
如果负载电容给定： 则为了获得最小In到Out的延迟，应该用多少级反相器， 如何确定每级反相器的器件尺寸？
14
2W
Inverter Delay
• 采用对称反相器
W
•WP = 2WN =2W •approx. equal resistances RN = RP • approx. equal rise tpLH and fall tpHL delays
2
8
18
1
4
16
64
3
4
15
1
2.8
8
22.6
64
4
2.8 15.3
23
Normalized delay function of F
tp Ntp0 1 N F /
24
11
1 1 Kr
Vit = VTN 1 Kr VDD VTP
1 1 Kr
KrVTN VDD VTP 1 Kr
tr
r
P 0.1 (1 P )2
1 2(1P )
ln
1.92 P 0.1
CL
r
K PVDD
αN=VTN/VDD=0.16, αP=-VTP/VDD=0.2 则 tr=1.85τr=10ns, τr=5.4ns
RP RN RW
Delay (D): tpHL = (ln 2) RNCL
tpLH = (ln 2) RPCL
栅电容:
W
C gin
3 Wunit
Cunit
15
Inverter with Load
CP = 2CN 2W
Delay
W
Cint
CL
CN Delay = 0.69RW(Cint + CL)= 0.69RW Cint(1+ CL /Cint)
9
Vit = VTN 1 Kr VDD VTP KrVTN VDD VTP
1 1 Kr
1 Kr
反相器设计：综合 tp tpHL tpLH 2
利用可靠性、速度和面积约束中 的两个就可以得到一组Wp和Wn
对称反相器：对于NMOS和
tpHL CLVHL f
Iav,HL
1
1N
2
tpLH CLVLH r
Iav,LH
1
1P
2
PMOS阈值基本相等的工艺，设
计Kr＝1
对称反相器具有最大的噪声容限 和相等的上升和下降延迟，在没 有具体设计要求情况下是相对优 化的设计
CMOS反相器的分析与设计
CMOS反相器的分析与设计CMOS反相器是一种使用CMOS技术实现的逻辑门电路，它具有低功耗、高速度、高噪声容限和广泛的工作电压范围等特点，因此在数字集成电路中得到广泛的应用。
本篇文章将从分析和设计两个方面展开，详细介绍CMOS反相器的原理和设计方法。
首先，对于CMOS反相器的分析来说，我们需要了解CMOS电路的基本结构和工作原理。
CMOS电路使用PMOS和NMOS两种晶体管组成，PMOS晶体管的源极接VDD，栅极接输入信号，漏极接到输出端；NMOS晶体管的源极接GND，栅极也接输入信号，漏极接到输出端。
当输入信号为高电平时，PMOS导通，NMOS截止，输出端输出低电平；当输入信号为低电平时，PMOS截止，NMOS导通，输出端输出高电平。
因此，CMOS反相器的输出电平与输入电平相反，实现了信号的反相功能。
接下来，我们来讲解CMOS反相器的设计方法。
CMOS反相器的设计包括尺寸比例设计和电压范围选择两个方面。
首先是尺寸比例设计。
在CMOS反相器的设计中，我们需要确定PMOS和NMOS晶体管的尺寸比例。
一般情况下，PMOS晶体管的尺寸要大于NMOS晶体管的尺寸，这样可以提高输出驱动能力和提高噪声容限。
然而，尺寸比例的选择也需要注意当PMOS尺寸增大时，功耗和延迟也会增加。
因此，在设计CMOS反相器时，需要在输出驱动、功耗和延迟之间进行平衡，根据具体的应用需求选择合适的尺寸比例。
其次是电压范围选择。
CMOS反相器使用两种不同的电压源：VDD和GND，因此，使用过大或过小的电压会导致晶体管的饱和和截止，从而影响电路的正常工作。
一般情况下，选择合适的电压范围可以提高CMOS反相器的性能。
在实际设计中，通常采用工作电压为3.3V或5V来保证CMOS反相器的正常工作。
最后，我们还需要考虑一些其他因素来优化CMOS反相器的设计。
比如，为了减小功耗和提高速度，可以采用低阈值的NMOS晶体管；为了减小噪声干扰，可以采用电源抗噪声滤波电路；为了减小晶体管的串扰效应，可以采用电源导线的并联等。
CMOS反相器的分析与设计
CMOS反相器的分析与设计CMOS反相器由一对互补金属氧化物半导体场效应晶体管（n型MOSFET和p型MOSFET）组成。
n型MOSFET和p型MOSFET分别由n型沟道和p型沟道构成。
它们的沟道接在一起，形成一个共用的沟道。
根据输入电压的高低，CMOS反相器能够在输出端产生相反的电平。
CMOS反相器的工作原理是利用MOSFET的负阈值特性，即当输入电压高于一些阈值电压时，MOSFET处于关断状态；当输入电压低于阈值电压时，MOSFET处于导通状态。
CMOS反相器由这两个互补的MOSFET构成，保证了输入电压上升时一个MOSFET关闭，另一个MOSFET打开，输出电压下降；输入电压下降时，一个MOSFET打开，另一个MOSFET关闭，输出电压上升。
这样就实现了电平的反转。
1.确定输入输出电平：根据电路的需求，确定输入输出电平的高低电压范围，并根据具体电路的工作电压确定电源电压。
2.选择适当的MOSFET：根据设计要求，选择合适的n型MOSFET和p 型MOSFET，以满足工作电流和电压要求。
3.确定电阻参数：根据MOSFET的特性，选择合适的电阻参数来限制输入电流和确定电路的放大倍数。
4.确定电容参数：根据电路的带宽要求，确定输入和输出端的负载电容。
5.确定工作频率：根据电路的工作频率要求，确定MOSFET的开启和关闭时间。
6.进行电路仿真：通过电路仿真软件，验证设计的正确性和性能。
CMOS反相器的设计可以通过电路仿真软件如LTSpice来实现。
首先，根据设计要求选择适当的MOSFET，并确定电源电压和电阻电容参数。
然后，通过电路仿真软件搭建CMOS反相器电路，并进行仿真分析。
通过观察输入电压和输出电压的波形曲线，验证电路的正确性和性能。
如果需要进一步优化电路性能，可以通过调整各个元器件的参数来实现。
总结起来，CMOS反相器是一种常见的数字逻辑门电路，利用MOSFET的特性来实现输入输出电平的反转。
反相器设计前仿与后仿流程
目录前端电路设计与仿真 (2)第一节双反相器的前端设计流程 (2)1、画双反相器的visio原理图 (2)2、编写.sp文件 (2)第二节后端电路设计 (4)一、开启linux系统 (4)2、然后桌面右键重新打开Terminal (6)双反相器的后端设计流程 (7)一、schematic电路图绘制 (7)二、版图设计 (21)画版图一些技巧： (30)三、后端验证和提取 (31)第三节后端仿真 (37)其它知识 (40)前端电路设计与仿真第一节双反相器的前端设计流程1、画双反相器的visio原理图inV DDM2M3out图1.1其中双反相器的输入为in 输出为out,fa为内部节点。
电源电压V DD=1.8V,MOS 管用的是TSMC的1.8V典型MOS管（在Hspice里面的名称为pch和nch,在Cadence里面的名称为pmos2v和nmos2v）。
2、编写。
sp文件新建dualinv。
txt文件然后将后缀名改为dualinv。
sp文件具体实例。
sp文件内容如下:。
lib ’F:\Program Files\synopsys\rf018.l' TT 是TSMC用于仿真的模型文件位置和选择的具体工艺角＊*＊*＊这里选择TT工艺角＊＊*****＊***划红线部分的数据请参考excel文件《尺寸对应6参数》，MOS管的W不同对应的6个尺寸是不同的，但是这六个尺寸不随着L的变化而变化。
划紫色线条处的端口名称和顺序一定要一致MOS场效应晶体管描述语句:(与后端提取pex输出的网表格式相同）MMX D G S B MNAME <L=val〉<W= val > 〈AD= val 〉〈AS= val > 〈PD= val > 〈PS= val 〉〈NRD= val 〉〈NRS= val 〉2。
1、在wind owXP开始--程序这里打开Hspice程序2.2、弹出以下画面然后进行仿真1、打开.sp文件2、按下仿真按钮3形存放.sp文件的地址查看波形按钮按下后弹出以下对话框单击此处如果要查看内部节点的波形，双击Top 处单击这些节点即可查看波形如果有多个子电路请单击此处的Top 查看如果要查看测量语句的输出结果请查看 .MTO 文件(用记事本打开)至此前端仿真教程结束第二节后端电路设计前序（打开Cadence 软件)一、开启linux 系统双击桌面虚拟机的图标选择Power on this virtual machine 开启linux之后在桌面右键选择 Open Terminal输入 xhost local：命令按回车之后输入 su xue命令按回车，这样就进入了xue用户1、输入命令加载calibre软件的license，按回车，等到出现以下画面再关闭Terminal窗口2、然后桌面右键重新打开Terminal进入学用户，开启Cadence软件，如下图然后出现cadence软件的界面关闭这个help窗口，剩下下面这个窗口，这样cadence软件就开启了[如果在操作过程中关闭了cadence，只需要执行步骤2即可,步骤1加载calibre 的license只在linux重启或者刚开启的时候运行一次就可以了。
CMOS反相器的版图设计基础教学课件
确保布局合理，能够正常执行电路功能，能够方便后面的布线操作，使电路 布线最简化。
布线 根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分
之百完成连线。布线主要要考虑布线是否均匀，连线长度是否合理，能否布 通以及能否减少寄生效应等因素。
P+有源区注入 P-Select
N阱 N-Well
多晶 poly
有源区 Active 接触孔 contact
绘制版图
MOS管之间的连接
S
G
B
D
IN
OUT
D
G
B
S
B
VDD
D
G
S
IN
OUT
S
G
D
B
GND
版图修改
为了保证版图尺寸，必须要对版图进行修改（edit)，主要操作有： 取消上步操作 (undo)、重复操作 (redo) 移动 (move)、复制 (copy) 拉伸 (stretch)、 删除 (delete)、旋转 (rotate)。
栅氧层 多晶层 介质层 金属层
器件物理层
版图图层与物理层的关系与区别
衬底 N+掺杂区 (源、漏)
栅氧层 多晶层 介质层 金属层
阱区 (well) 有源区 (active) N、P选择性参杂 (select) 多晶层 (poly) 接触孔 (contact) 金属层 (metal)
版图绘制流程
元器件版图绘制 正确反映元器件的尺寸、管脚和特性。
绘制版图的几个注意事项
晶体管尺寸必须与电路中的尺寸一致； 版图中各图层需遵循设计规则的限定； 布局时，器件摆放尽量紧凑； 布线时金属宽度和间距需满足设计规则要求； 器件之间的连接关系必须完全与电路图中的连接关系相对应。
四CMOS反相器的设计
四CMOS反相器的设计CMOS反相器是一种使用互补金属氧化物半导体（CMOS）技术制造的电子电路元件，它能够将输入信号反向输出。
由于CMOS反相器具有低功耗、高噪声免疫性、广泛的电源电压范围和快速的切换速度等优点，因此被广泛应用于数字电路中。
接下来，我将详细介绍CMOS反相器的设计过程。
首先，我们需要选择适当的CMOS反相器拓扑结构。
在CMOS技术中，两种常见的CMOS反相器拓扑结构为P型金属氧化物半导体（PMOS）和N型金属氧化物半导体（NMOS）的串联结构，以及PMOS和NMOS的并联结构。
在本文中，我们选择串联结构的CMOS反相器作为设计示例。
接下来，我们需要设计PMOS和NMOS管的尺寸。
在CMOS技术中，尺寸设计对电路性能具有重要影响。
一般来说，PMOS管的尺寸应大于NMOS 管，以提高输出驱动能力。
此外，尺寸设计也需要考虑功耗和响应时间等因素。
在设计过程中，可以使用模拟电路设计工具进行参数优化，以获得最佳的尺寸方案。
接下来是电路的布线设计。
在CMOS反相器的布线设计中，需要考虑动态电压降、互连电容和电感等因素的影响。
在布线设计过程中，应将线宽和间距等参数进行折衷考虑，以满足电路性能和面积效益的要求。
设计完成后，需要进行电路的仿真验证和性能评估。
常用的仿真工具有HSPICE、LTSpice等。
在仿真过程中，可以通过输入不同的信号，并观察输出响应以评估电路的性能。
在CMOS反相器的设计中，还需要考虑到工艺和温度等因素的影响。
由于CMOS工艺受制于设备尺寸和工艺过程的变化，工艺参数的变化会导致电路性能产生偏差。
此外，温度对CMOS电路的性能也有显著影响，因此在设计中需要对工艺和温度进行适当的补偿。
最后，在设计完CMOS反相器后，还需要进行实际的制造和测试验证。
在制造过程中，需要遵循CMOS工艺流程，并进行工艺参数的控制和调整。
在测试验证过程中，可以使用专业的测试设备进行电路性能的测试和评估，以验证设计的正确性和可靠性。
cmos反相器逻辑电路设计的方法
cmos反相器逻辑电路设计的方法CMOS反相器是基本的逻辑门之一，可以用来构建更复杂的逻辑电路。
以下是设计CMOS反相器逻辑电路的方法：
1.选择合适的器件：CMOS反相器由PMOS和NMOS组成，
需要选择合适的器件来满足电路的要求。
通常，PMOS
的沟道为空穴，具有高电导率，适合作为开关，而NMOS
的沟道为电子，具有低电导率，适合作为负载。
2.设计电路结构：根据反相器的设计要求，设计电路结构，
包括PMOS和NMOS的排列方式、输入和输出的连接方式
等。
3.确定参数：根据电路的要求，确定参数，如阈值电压、
静态电流、动态电流等。
4.进行模拟验证：使用电路模拟软件进行验证，确认电路
的功能和性能是否达到设计要求。
5.进行版图设计：根据电路设计的要求，进行版图设计，
包括器件的排列、布线、电学参数的优化等。
6.进行制造和测试：将版图提交给制造厂家进行制造，并
进行测试，确认电路的性能和可靠性是否符合设计要
求。
需要注意的是，在设计CMOS反相器逻辑电路时，需要考虑电路的稳定性、速度、功耗等因素，以满足实际应用的要求。
同时，还需要遵循基本的电路设计规则和安全规范，如避免电流过大、避免信号过冲等。
CMOS反相器特性设计
电子科学与应用物理学院器件与工艺课程设计报告课题名称：CMOS反相器特性设计姓名: 王宏宇专业班级：指导老师：宣晓峰小组成员：日期：2015-2016学年第2学期一、课程设计的目的在大三学年第二学期我们学习了《半导体器件物理》、《半导体集成电路基础》以及《集成电路制造技术基础（双语）》等专业课程，对BJT和MOS器件的工作原理和制备方法有了初步的了解以及一定的认识。
此时，在老师的指导下，结合具体设计内容，同时利用已经学过的知识，进行一次与器件和工艺有关的课程设计，不仅可以让我们对课堂内学习的知识有更多的了解，同时还可以掌握课程设计的完整过程和各个环节、基本方法和途径，学习使用虚拟机，mdraw,dessis，inspect等现代电路设计工具，并结合所学理论完成预定题目的综合性设计。
与此同时，多人合作分工协作，可以培养团队精神和意识，提高我们理论联系实际的能力。
二、课程设计的内容与题目要求内容：CMOS反相器特性设计目标：设计一个CMOS反相器（由一个NMOS，一个PMOS构成，一个电容器作为模拟负载），优化其开关性能和开关时的瞬态电流。
1）运用MDRAW工具分别设计一个栅长为0.18m的NMOS和一个PMOS，在MDRAW下对器件必要的位置进行网格加密；2）先通过dessis模拟确定NMOS和PMOS的转移特性，确定器件结构、掺杂及阈值电压等无错误。
3）再根据设计目标，确定反相器的网表，其负载电容取3e-14F（模拟在应用中存在的寄生电容、后级输入电容以及版图中的连线电容等）；4）编制dessis模拟程序，在模拟程序中设定反相器中各组件的连接，分析此器件在一个2V的矩形脉冲信号下的开关特性；5）应用INSPECT工具对比输入信号、输出信号和电流信号，查看其开关性能；6）计算其上升延时t ri0.1/0.9；7）假定输出高电平U oh(驱动逻辑电平1时的最低输出电压)=Vdd-0.2V、输出低电平U il（驱动逻辑电平0时的最高输出电压）=0.2V，由此确定此反相器的输入高电平U ih(能确认为1的最低电压)、输入低电平U il（能确认为0的最高电压）；8）调节PMOS和NMOS的结构（栅宽、栅氧厚度、掺杂等），优化其上升延时、静态电流和状态变化时的开关电流（会导致同步开关噪声SSN）。
CMOS反相器的设计
KN=3.46×10-5 (A/V2),
考察噪声容限：VNLM= Vit=2.43V=0.49 VDD,
11
VNHM=VDD- Vit=2.57V=0.51 VDD
tpHL tpLH 2 CLVHL 1 tpHL f 2 Iav,HL 1 N tp CLVLH 1 tpLH r 2 Iav,LH 1 P
9
例 题
设计一个CMOS反相器，使最大噪声容限不小于0.44 VDD，且驱动1pF负载电容时上升、下降时间不大于 10ns，设VDD = 5V，VTN = 0.8V，VTP = -1V，Cox = 4.6×10-8 F/cm2，μn = 500 cm2/Vs、μp = 200 cm2/Vs。
完成能够实现设计要求的集成电路产品 设计要求：
功能 可靠性 速度 面积 功耗
3
1、反相器的可靠性
噪声容限：逻辑阈值点
把Vit做为允许的输入高电平和 低电平极限 VNLM=Vit VNHM=VDD-Vit VTN 1 K r VDD VTP VNLM与VNHM中较小的 Vin 决定最大直流噪声容限 1 1 K
10
1 1 Kr Vit = VTN 1 K r VDD VTP 1 1 Kr K r VTN VDD VTP 1 Kr
1 t r r P 2 2(1 ) ln (1 P ) P
0.1
1.9 2 P 0.1
1
CMOS反相器的设计
实际情况：不可能获得完全对称设计
输入信号较差：考虑噪声容限 负载电容较大：考虑速度 对于大部分内部电路(扇出为1)：考虑面积
四、CMOS反相器的设计
二、电路前端设计
确定电路结构 确定所使用的器件 逻辑功能 功耗输出驱动能力 输入电流
CMOS反相器的设计 CMOS反相器的设计
CMOS反相器的设计 CMOS反相器的设计
1. 确定电路结构
CMOS反相器的设计 CMOS反相器的设计
2. 确定所使用的器件 确定MOS管的宽长比。 管的宽长比。 确定 管的宽长比 宽长比过大——版图使用面积大 版图使用面积大 宽长比过大 宽长比过小——版图无法加工 版图无法加工 宽长比过小 思路： 思路： • • 管的宽长比。 （1）利用版图规则确定 ）利用版图规则确定NMOS管的宽长比。 管的宽长比 管宽长比为NMOS管的 倍。 管的2倍 （2）PMOS管宽长比为 ） 管宽长比为 管的
5. 输出驱动能力
CMOS反相器的设计 CMOS反相器的设计
5. 输出驱动能力
CMOS反相器的设计 CMOS反相器的设计
输出驱动能力的计算: 输出驱动能力的计算
I=U/R=2.5/3.3k=0.75mA
6. 输入电流
CMOS反相器的设计 CMOS反相器的设计
6. 输入电流
CMOS反相器的设计 CMOS反相器的设计
CMOS反相器的设计 CMOS反相器的设计
Layout (Design) Rules (II)
poly1 (多晶硅一层 ： 多晶硅一层)： 多晶硅一层 3a . minimum poly1 width 0.6um 3b . minimum poly1 spacing 1.0um 3c . poly1 extension past ndiff or pdiff 0.4um Metal1(金属一层 ： 金属一层)： 金属一层 4a . minimum metal1 width 0.8um 4b . minimum metal1 spacing 1.0um Metal2(金属二层)： 6a . minimum metal2 width 1.0um 6b . minimum metal2 spacing 1.0um
反相器的设计与仿真
0.18umCMOS反相器的设计与仿真2016311030103 吴昊一．实验目的在SMIC 0.18um CMOS mix-signal环境下设计一个反相器，使其tpHL=tpLH，并且tp越小越好。
利用这个反相器驱动2pf电容，观察tp。
以这个反相器为最小单元，驱动6pf电容，总延迟越小越好。
制作版图，后仿真，提取参数。
二．实验原理1.反相器特性1、输出高低电平为VDD和GND,电压摆幅等于电源电压；2、逻辑电平与器件尺寸无关；3、稳态是总存在输出到电源或者地通路；4、输入阻抗高；5、稳态时电源和地没通路；2.开关阈值电压Vm和噪声容限Vm的值取决于kp/kn所以P管和N管的宽长比值不同，Vm的值不同。
增加P管宽度使Vm移向Vdd，增加N管宽度使Vm移向GND。
当Vm=1/2Vdd时，得到最大噪声容限。
要使得噪声容限最大，PMOS部分的尺寸要比NMOS大，计算结果是3.5倍，实际设计中一般是2~2.5倍。
3.反向器传播延迟优化1、使电容最小（负载电容、自载电容、连线电容）漏端扩散区的面积应尽可能小输入电容要考虑：（1）Cgs 随栅压而变化（2）密勒效应（3）自举电路2、使晶体管的等效导通电阻（输出电阻）较小：加大晶体管的尺寸（驱动能力）但这同时加大自载电容和负载电容（下一级晶体管的输入电容）3、提高电源电压提高电源电压可以降低延时，即可用功耗换取性能。
但超过一定程度后改善有限。
电压过高会引起可靠性问题.当电源电压超过2Vt 以后作用不明显.4、对称性设计要求令Wp/Wn=μp/μu 可得到相等的上升延时和下降延时，即tpHL=tpLH。
仿真结果表明：当P，N管尺寸比为1.9时，延时最小，在2.4时为上升和下降延时相等。
4.反相器驱动能力考虑1.单个反相器驱动固定负载tp0为反相器的本征延迟，S是反向尺寸与参照反相器尺寸的比值。
tp0与门的尺寸大小无关而仅与工艺及版图有关。
无负载时，增加门的尺寸不能减少延迟。