DDS的原理及镜像频谱分析
直接数字频率合成器(DDS)原理分析
直接数字频率合成器（DDS）原理分析直接数字频率合成器DDS（Direct Digital Frequncy Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。
其组成包括相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器（LPF），原理框图如图1所示。
以正弦波形合成为例，DDS合成频率的具体流程描述如下。
相位累加器由N位加法器与N位寄存器级联组成。
在时钟脉冲fc控制下，加法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。
寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端；使加法器在下一时钟作用下继续与频率控制字进行相加。
这样相位累加器在时钟的作用下，进行相位的累加。
当相位累加器累加满时就会产生溢出，完成一个周期的动作。
通过改变相位控制字P可以控制输出信号的相位参数。
令相位加法器的字长为N，当相位控制字由0跃变到不为零的P时，波形存储器（ROM）的输入为相位累加器的输出与相位控制字P之和，所以输出的幅度编码相位增加。
波形的改变是通过改变W波形控制字实现的。
由于ROM中不同波形分块存储，所以当W改变时，ROM输入端为相移后的地址与W之和。
经过K、P、W设置后的相位累加器输出的数据作为ROM的取样地址，进行波形的相位—幅值转换，即可在给定时间上确定输出波形的抽样幅值。
N位的寻址ROM相当于把0o～360o的正弦波信号离散成具有2N个样值的序列，若波形ROM有D位数据位，则2N个取样点的幅值以D位二进制数值固化于ROM 中，按照地址的不同可以输出相应相位的正弦信号幅值。
幅度控制字能够控制ROM输出的正弦信号幅值的变化，乘法器（除法器）在DDS电路中相单于将每一个幅值量化值增大（缩小）了A倍。
由上面分析可以看出，DDS输出方程可表示为，f0为输出频率，fc为时钟频率。
当K=1时，DDS输出最低频率（即频率分辨率）为，而DDS的最大输出频率由Nyquist采样定理决定，即fc/2，也就是说K的理论最大值为2N-1。
一文看懂DDS原理、混叠、幅度调制
一文看懂DDS原理、混叠、幅度调制DDS架构基本原理随着数字技术在仪器仪表和通信系统中的广泛使用，可从参考频率源产生多个频率的数字控制方法诞生了，即直接数字频率合成(DDS)。
其基本架构如图1所示。
该简化模型采用一个稳定时钟来驱动存储正弦波(或其它任意波形)一个或多个整数周期的可编程只读存储器(PROM)。
随着地址计数器逐步执行每个存储器位置，每个位置相应的信号数字幅度会驱动DAC，进而产生模拟输出信号。
最终模拟输出信号的频谱纯度主要取决于DAC。
相位噪声主要来自参考时钟。
DDS是一种采样数据系统，因此必须考虑所有与采样相关的问题，包括量化噪声、混叠、滤波等。
例如，DAC输出频率的高阶谐波会折回奈奎斯特带宽，因而不可滤波，而基于PLL的合成器的高阶谐波则可以滤波。
此外，还有其它几种因素需要考虑，稍后将会讨论。
图1：直接数字频率合成系统的基本原理这种简单DDS系统的基本问题在于，最终输出频率只能通过改变参考时钟频率或对PROM重新编程来实现，非常不灵活。
实际DDS系统采用更加灵活有效的方式来实现这一功能，即采用名为数控振荡器(NCO)的数字硬件。
图2所示为该系统的框图。
图2：灵活的DDS系统系统的核心是相位累加器，其内容会在每个时钟周期更新。
相位累加器每次更新时，存储在△相位寄存器中的数字字M就会累加至相位寄存器中的数字。
假设△相位寄存器中的数字为00...01，相位累加器中的初始内容为00...00。
相位累加器每个时钟周期都会按00...01更新。
如果累加器为32位宽，则在相位累加器返回至00 (00)前需要232(超过40亿)个时钟周期，周期会不断重复。
相位累加器的截断输出用作正弦(或余弦)查找表的地址。
查找表中的每个地址均对应正弦波的从0°到360°的一个相位点。
查找表包括一个完整正弦波周期的相应数字幅度信息。
(实际上，只需要90°的数据，因为两个MSB中包含了正交数据)。
DDS原理及仿真
DDS原理及仿真DDS（Direct Digital Synthesis）是一种基于数字信号处理（DSP）技术的频率合成技术。
其原理是通过数字方式生成一个精确的频率、相位可控的信号。
DDS技术在现代通信、雷达、无线电频率合成等领域得到广泛应用。
本文将就DDS的原理及仿真进行详细介绍。
DDS的工作原理主要包括数字频率控制器（NCO）、DDS核心、DAC等几个重要部分。
NCO是DDS的关键组件，它是一个数字寄存器，用于存储相位累加器的内容。
相位累加器是DDS核心的核心部件，用于生成一个连续的相位积累信号。
NCO中的数字寄存器不断递增，递增的步长为一个相位增量。
当寄存器值溢出时，相位累加器将重新计数。
通过改变相位增量的大小，可以实现不同频率的信号输出。
例如，如果相位增量为Δθ，则频率为f的信号输出的相位增量为Δθ=f/fs*2^N，其中fs为NCO时钟频率，N为寄存器位数。
因此，DDS可以以高精度、高稳定性地生成所需的频率信号。
DDS的核心部分是相位积累器和查找表（LUT）。
相位积累器通过累加相位增量，并通过查找表确定输出的幅度值。
查找表是一个存储了一个完整周期内的幅度值的表格。
通过对相位积累器进行递增操作，并通过查找表来获取对应相位的幅度值，DDS就可以精确地生成所需的信号。
DDS的精度主要取决于相位积累器的位数和查找表的大小，位数越大、查找表越大，频率的分辨率和精度就越高。
DDS的输出信号需要通过数字模拟转换器（DAC）转换为模拟信号，以便在实际电路和系统中使用。
DAC将DDS生成的数字信号转换为模拟信号，以用于驱动电路的输入。
DAC的分辨率和采样速率决定了DDS输出信号的精度和带宽。
DDS技术的仿真主要包括数模转换、相位累加器和查找表设计等方面。
首先，需要对相位累加器和查找表进行仿真验证。
可以通过调整相位增量，观察输出信号的频率变化情况，以验证DDS的频率控制精度。
同时，可以通过改变查找表的大小，来验证DDS的频率分辨率和波形稳定性。
DDS基本原理及技术指南
DDS基本原理及技术指南DDS全称为Direct Digital Synthesis（直接数字合成），是一种数字信号处理技术，广泛应用于频率合成、载波信号生成和频率调制等领域。
本文将介绍DDS的基本原理以及一些技术指南。
一、DDS原理DDS技术利用数字信号处理器（DSP）和数字锁相环（PLL）的协同工作实现信号的合成。
其基本原理如下：1.参考信号生成：DDS系统首先需要一个参考信号作为频率和相位参考。
这个参考信号可以是一个精确的时钟信号或者一个外部输入信号。
参考信号经过A/D转换器（模数转换器）转换为数字信号。
2.累加器：DDS系统会将参考信号的数字表示输入到一个累加器中。
累加器根据输入的数字信号进行累加操作，并且通过加法操作可以改变每一步的累加值。
3.相位累加器：累加器的输出值作为相位累加器的输入。
相位累加器也是一个累加器，但是其输出值作为频率合成器的输入。
相位累加器的输出值会被用来计算输出信号的相位。
4.乘法器/其它运算器：DDS系统还可能包含一个乘法器或其它运算器。
乘法器可以用来改变输出信号的幅度，以及实现频率调制等功能。
5.数字控制端口：DDS系统通常还包括一个数字控制端口，用来接受用户输入的频率、相位和幅度等参数。
这可以通过软件或者硬件的方式进行设置。
二、DDS技术指南以下是一些关于使用DDS技术的指南：1.选择合适的DDS芯片：根据需要合成的信号频率范围、分辨率和精度等要求，选择合适的DDS芯片。
一些常用的DDS芯片有AD9850、AD9851等。
2.谐波抑制：DDS系统在生成频率时会产生一定的谐波。
为了保持输出信号的纯净性，需要采取一些方法来抑制谐波。
常见的方法有使用低通滤波器、改变采样率等。
3.防止相位突变：相位突变会引起频谱中出现额外的频谱成分，影响输出信号的质量。
为了避免相位突变，可以通过调整累加器的初始相位或者采用相位预置技术。
4.频率和相位调制：DDS技术可以很方便地实现频率和相位调制。
DDS是什么意思DDS结构DDS原理是什么
DDS是什么意思DDS结构DDS原理是什么DDS是Direct Digital Synthesis的英文缩写，意为直接数字合成。
DDS是一种利用数字信号处理技术来产生高精度的频率和相位可控的连续波形的操作。
DDS结构是一种基于数字技术的信号产生器的结构。
它由相位累加器、频率控制字（FTW）、相位控制字（PTW）和一个查找表等组成。
相位累加器作为时钟信号的计数器，根据频率控制字的步进大小进行相位值的累加，然后通过查找表获取相位对应的幅度值。
这个过程可以重复进行，从而得到连续的波形输出。
DDS原理是基于抽样定理和离散信号处理的原理。
抽样定理表明，如果一个连续时间信号的带宽不超过其信号的采样率的一半，那么可以通过对信号进行抽样并进行适当的处理，以恢复原始信号。
DDS利用这一原理，将待产生的波形离散化为一系列的采样点，然后通过合成器根据这些采样点的幅度和相位信息来产生对应的数字信号。
这样，通过对这些数字信号进行转换和滤波处理，最终可以得到与原始信号非常接近的连续波形。
DDS的工作原理大致如下：1.设置初始参数：包括振荡频率、幅度、相位等。
2.配置相位累加器：选择一个合适的时钟频率，将其作为相位累加器的输入，通过加法器对相位控制字进行累加，从而控制波形的相位。
3.设置频率控制字：根据需要的波形频率，确定相位累加器每次累加的步长。
频率控制字的大小决定了每次相位累加的步进大小。
4.查找表：DDS中常用的查找表是正弦、余弦函数的表。
根据相位控制字来索引查找表中的数值，得到对应的幅度。
5.数字-模拟转换：将查找表中的数字信号转换为模拟信号，可以通过数字模拟转换器（DAC）来实现。
6.输出滤波：为了去除由数字合成引起的数字噪音和谐波，可以通过低通滤波器对输出信号进行滤波处理，以得到平滑的连续波形。
DDS的优点包括高精度、高稳定性、高频率分辨率、快速频率跳变和灵活性等。
它广泛应用于通信、测量、广播、音频处理等领域，可以用于产生各种连续波形，如正弦波、方波、锯齿波等，也可以通过频率和相位的调整进行频率调制和相位调制。
DDS的原理及镜像频谱分析
DDS的原理及镜像频谱分析DDS（Direct Digital Synthesis）是一种数字式直接合成技术，可以用来产生任意频率、任意波形的信号。
它的原理和实现方法比较复杂，涉及到数字信号处理、时钟频率合成、数字滤波等多个领域。
下面将就DDS的原理及镜像频谱分析进行详细阐述。
DDS的核心是一种数字式的相位累加器，它以固定的时钟频率递增相位，从而实现产生信号的频率和相位控制。
它通过在一个周期内逐渐累加相位，再根据累加的相位值计算出对应的输出信号值，然后通过一定的数字滤波器对这些输出信号进行滤波，从而获得最终的合成信号。
具体的实现步骤如下：1.设定一个固定的时钟频率，称之为系统时钟。
2.设定一个需要合成的频率值，并根据系统时钟频率计算出相位递增的步进值。
3.设定一个相位累加器的初始值，一般为0。
4.在每个时钟周期内，相位累加器的值递增一个步进值，直到达到一个周期的结束。
5.根据累加器的值，通过查表或计算等方法得到对应的输出信号值。
6.重复步骤4~5，直到需要合成的波形周期结束。
DDS的镜像频谱分析：在DDS的原理中，由于相位累加器的值在一个周期内递增，因此会形成一直线性增长的相位轨迹，从而使得输出信号的频率呈现出一定的线性变化。
但是，由于相位累加器的值是有限的，当累加器的值超过一个周期的范围时，它会重新从0开始进行累加。
这种相位重置会导致频率的非线性变化，进而引入了一些频谱干扰。
为了解决这个问题，在DDS的设计中引入了镜像频率抑制的方法。
通过在相位累加器中设置额外的位数（称之为干扰位），并使用一个加法器将累加器的高位和低位进行相加，得到一个新的相位累加值。
这样，当相位累加器的值超过一个周期时，由于高位的干扰位的引入，累加值不再从0开始，而是从一个非零的值开始累加。
这种镜像方法可以抑制频谱的重复干扰，使合成信号的频率更加准确和稳定。
镜像频谱分析可以通过频谱分析仪或数字示波器等工具进行查看。
通常情况下，合成信号的频谱会呈现出一个主频成分，以及其它几个镜像频率成分。
dds工作原理
dds工作原理
DDS（Direct Digital Synthesis，直接数字合成）是一种数字信
号处理技术，用于生成高精度和稳定的频率信号。
其工作原理如下：
1. 数字信号生成器（Digital Signal Generator）产生一个或多个
参考波形，例如正弦波、方波或锯齿波。
2. 参考波形经过一个数字相位累加器（Digital Phase Accumulator），用于控制信号的频率。
相位累加器接收一个
控制字（Control Word），该字定义了相位累加的步长。
较大
的步长将导致更高的频率。
3. 累加器的输出接入一个查找表（Look-up Table），用于产生离散的输出样本。
查找表包含一个周期的离散样本点，这些样本点代表了参考波形的电压值。
4. 查找表的输出连接到一个数字到模拟转换器（Digital-to-Analog Converter，DAC），将数字样本转换为模拟电压信号。
5. 模拟电压信号经过低通滤波器（Low-pass Filter），用于去
除高频噪音成分，保留期望的基频信号。
6. 输出的模拟信号可用于驱动各种应用，如通信系统、音频设备、医疗器械等。
DDS的优点包括频率稳定性高、可编程性强、频率分辨率高
等。
相比于传统的模拟信号合成方法，DDS技术更加灵活和精确。
它的主要应用领域包括频率合成、频谱分析、信号调制等。
DDS信号发生器原理（1）
2 基本原理2.1 直接数字频率合成器直接数字合成（Direct Digital Synthesis，简称DDS）技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。
2.1.1 DDS工作原理下面，通过从相位出发的正弦函数产生描述DDS的概念。
图1表示了半径R为1的单位圆，半径R绕圆心旋转与X轴的正方向形成夹角θ(t)，即相位角。
图1 单位圆表示正弦函数S= R sinθ(t)DDS的原理框图如图2所示。
图中相位累加器可在每一个时钟周期来临时将频率控制字（FTW）所决定的相位增量M累加一次，如果记数大于2N，则自动溢出，而只保留后面的N位数字于累加器中[9]。
图2 DDS原理框图DDS的数学模型可归结为：在每一个时钟周期Tc内，频率控制字M与N比特相位累加器累加一次，并同时对2N取模运算，得到的和（以N位二进制数表示）作为相位值，以二进制代码的形式去查询正弦函数表ROM，将相位信息转变成相应的数字量化正弦幅度值，ROM输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。
由于ROM表的规模有限，相位累加器一般仅取高位作为寻址地址送入正弦查询表获得波形幅度值。
正弦查询表中以二进制数形式存入用系统时钟对正弦信号进行采样所得的样值点，可见只需改变查询表内容就可实现不同的波形输出。
2.1.2 DDS的结构DDS的基本结构包括相位累加器、正弦查询表（ROM）、数模转换器（DAC）和低通滤波器（LPF），其中从频率控制字到波形查询表实现由数字频率值输入生成相应频率的数字波形，其工作过程为：⑴确定频率控制字M；⑵在时钟脉冲fc的控制下，该频率控制字累加至相位累加器生成实时数字相位值；⑶将相位值寻址ROM转换成正弦表中相应的数字幅码。
模块DAC实现将数字幅度值高速且线性地转变为模拟幅度值，DDS产生的混叠干扰由DAC之后的低通滤波器滤除]7[。
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DDS的原理及镜像频谱分析
1.目的：
(1)了解DDS的原理。
(2)分析DDS的镜像频谱
2.DDS的原理
2.1.DDS的概述
直接数字式频率综合器DDS（Direct Digital Synthesizer），实际上是一种分频器：通过编程频率控制字对系统时钟进行分频以产生所需要的频率。
DDS 有两个突出的特点，一方面，DDS工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit或者更高），频率分辨率高。
图1是DDS的内部结构图，它主要分成3部分：相位累加器(PHASE_ACCMULATOR)，相位幅度转换(AMPLITUDE/SINE_CONV.ALGORITHM)，数模转换器（D/A_CONVERTER）
图1 DDS的结构框图
2.2．DDS的组成
1、相位累加器：一个正弦波，它的幅度不是线性的，但是它的相位却是线性增加的。
DDS就是
利用了这一特点来产生正弦信号。
如图 2，根据DDS的频率控制字的位数N，把
360°平均分成了2N等份。
假设系统时钟为Fc，输出频率为Fout。
每次转动一个
角度360°/2N，则可以产生一个频率为Fc/2N的正弦波的相位递增量。
那么只要
选择恰当的频率控制字M，使得Fout/Fc= M/2N,就可以得到所需要的输出频率
Fout=Fc*M /2N。
图2 相位累加器原理
2、相位幅度转换：通过相位累加器，我们已经得到了合成Fout频率所对应的相位信息，然后相
位幅度转换器把0°~360°的相位转换成相位相应的幅度值。
比如当DDS选
择为2Vp-p的输出时，45°对应的幅度值为 0.707V，这个数值则以二进制的
形式被送入DAC。
这个相位到幅度的转换是通过查表完成的。
3、数模转换器:的二进制数字信号被送入DAC中，并转换成为模拟信号输出。
★注意★DAC 的
位数并不影响输出频率的分辨率。
输出频率的分辨率是由频率控制字的位数决
定的。
3. DDS的镜像频谱分析：
我们已经知道DDS是一个分频器，在提供一个系统主频的情况下，能够输出低于系统主频，分辨率为2N的正弦波。
即每一个主频周期，DAC都会输出一个点，而2N/M个点形成输出频率的一个周期。
这就相当于以系统时钟的频率对输出时钟进行采样，根据奈奎斯特定律，这就是为什么输出频率要低于系统时钟的50%的原因。
下图3为DDS在300M主频，输出80M频率时的频谱。
图4为AD9954(主频为400M)输出80M 频率时的频谱(无参考时钟倍频器)。
图3 300M主频，80M输出DDS频谱
图4 AD9954，80M输出时的频谱
上图是理想情况下的DDS输出频谱，实际的DDS的输出还会有更多杂散，在图5可以看到，实际的频谱会有各种各样的杂散。
图5 4Bit和8Bit DAC输出频率杂散
输出杂散的来源主要来自以下六点：
1、参考时钟引入的噪声（REF_CLOCK_SPURS / NOISE）
参考时钟引入的噪声相对来说比较容易发现，它有三个特点：
第一：输入时钟的杂散会以同样的频偏出现在输出。
如图6输入的时钟400MHz，经过100KHz 的调制，不管DDS的调频码为多少，输出在频偏100KHz的位置上，都会有杂散。
图6 输入经过100KHz调制的400MHz时钟，DDS的输出频谱
第二：输入时钟的杂散在输出的相噪会随着调频码的变小而减小。
如图7，可以看到，参考时钟相同的情况下（300MHz），输出80MHz 和5MHz 时相噪不同，他们的差别是20 log
（80M/5M）= 24 dB（在较高频偏处，因为受到了噪底的影响，所以差别小于24dB）
图7 输出相噪和输出频率之间的关系
第三：输入时钟的杂散会被倍频功能而放大。
ADI的大多数DDS都集成了参考时钟倍频器，即锁相环，如果使用了PLL，参考时钟源中的任何噪声或者杂散都将在PLL 环路带宽内以
20 log（x）关系被放大。
x指PLL 的频率放大倍数。
如下图，当参考时钟倍频从5 x变
为20 x时，因参考引入的杂散也按照20 log（x）的关系被放大了。
2、相位截短杂散（PHASE_TRUNCATION_SPURS）
相位截短杂散也是可以计算出来的，可以从调频码，相位截断保留的位数和参考时钟频率，算出相位截短引入的杂散，下图是32位的相位累加器，舍弃了后18位，保留了前14位的示意图。
下图是上例的输出频谱图，输出频率旁边226KHz的杂散在预料之中，这个杂散的幅度也是可以被计算出来的，最坏情况为-6×N dB。
N为相位截短保留的位数，本例为14，所以可以看到，杂散的幅度大概为-6×14=-84dB。
3、相位幅度转换杂散（PHASE_TO_AMPLITUDE_SPURS）
下图是相位幅度转换的示意图，为了易于理解，这里使用的是3Bits的DAC和6Bits的相位累加器，图中的红色曲线，就是相位幅度转换引入的误差，也是引入杂散的原因。
相位幅度转换也是可以计算出来的，一般比DAC的输出量化噪声低10个dB，所以并不是杂散最主要的因素。
值得提出和注意的是，如果用DDS驱动一个锁相环（PLL），并且相位幅度转换杂散在锁相环的带内，那么这个杂散会被按比例放大，可能会成为输出时钟的一个重要的杂散来源。
4、DAC输出导致的杂散（DAC_HARMONIC_SPURS）
DAC非线性误差和非理想开关特性是造成最大杂散的原因，二者都会产生谐波失真。
大部分的谐波失真能量都集中在基频的低次谐波上，主要是２次和３次。
DAC通常是造成DDS输出中最大杂散的因素。
得到最大的SFDR的关键是，找到参考时钟频率和输出频率之间的最佳关系。
对于图我们使用的是100MHz的参考频率我们发现杂散很大，主要是输出频率的奇次谐波。
基频的奇次谐波混叠到第一奈奎斯特区内并且靠近基频。
请记住，DDS 输出的最大杂散是基频的低次谐波。
一旦它们超出了第一奈奎斯特区就会以可以预测的频率混叠回第一奈奎斯特区内。
从图中可以看到，这个DDS在4MHz带宽内的无杂散动态范围（SFDR）大概为-73 dBc，这个性能受到了较低的奇次谐波的限制
3nd谐波=100- 3×25.153M=24.541MHz
5nd谐波=5×25.153M-100M=25.765MHz
7nd谐波=2×100M-7×25.153M=23.929MHz
9nd谐波=9×25.153M-2×100M =26.377MHz
图参考频率100MHz，输出频率25.153MHz时的输出的杂散对于图，我们使用了400MHz的参考频率。
从图中可以发现，在第一奈奎斯特区内没有3次、5次和7次谐波的混叠频率，因为它们保留在第一奈奎斯特区内而且远离基频；9次、11次和13次谐波确实混叠回第一奈奎斯特区内，但在有用带宽4MHz之外；而且，返回的偶次谐波也在有用带宽之
外。
3nd谐波=3×25.153M=24.541MHz
5nd谐波=5×25.153M=125.765MHz
7nd谐波=7×25.153M=176.071MHz
9nd谐波=9×25.153M-200M=173.623MHz
11nd谐波=9×25.153M-200M=173.623MHz
图参考频率400MHz，输出频率25.153MHz时的输出的杂散
5、DDS内部数字信号引入的杂散（DIGITAL_SWITCHING SPURS）
DDS 内部的数字信号的高摆率能够产生瞬时噪声耦合到DAC的输出。
但是，这种噪声耦合是不能消除的，同样，来自外部噪声源的耦合也不能消除。
它们都会影响DDS输出的频谱，但是这些噪声通常可以通过改善PCB的布线来解决。
如下图，出现的杂散频率恰好与系统I/O的更新时钟相同，禁止了I/O的更新时钟时，这个杂散就会消失。
6．PCB 布线不当导致的杂散
不恰当的PCB布线也会导致输出相噪性能下降，比如说模拟地、数字地的分割；差分/单端的接入等等原因。