高速实时数字信号处理系统技术探析

高速实时数字信号处理系统技术探析　

（毛二可院士　龙腾副教授）　

高速实时数字信号处理（ＤＳＰ）技术取得了飞速的发展，目前单片ＤＳＰ芯片的速度已经可以达到每秒１６亿次定点运算（１６００ＭＩＰｓ到４８００ＭＩＰｓ）；最近ＴＩ宣布１ＧＨｚ　ＤＳＰ已经准备投产。其高速度、可编程、小型化的特点将使信息处理技术进入一个新纪元。一个完整的高速实时数字信号处理系统包括多种功能模块，如ＤＳＰ、ＡＤＣ、ＤＡＣ等等。本文的内容主要是分析高速实时数字信号处理系统的产生、特点、构成、以及系统设计中的一些问题，并对其中的主要功能模块分别进行了分析。　

一、高速实时数字信号处理概述　

１．信号处理的概念　

信号处理的本质是信息的变换和提取，是将信息从各种噪声、干扰的环境中提取出来，并变换为一种便于为人或机器所使用的形式。从某种意义上说，信号处理类似于＂沙里淘金＂的过程：它并不能增加信息量（即不能增加金子的含量），但是可以把信息（即金子）从各种噪声、干扰的环境中（即散落在沙子中）提取出来，变换成可以利用的形式（如金条等等）。如果不进行这样的变换，信息虽然存在，但却是无法利用的；这正如散落在沙中的金子无法直接利用一样。　

２．高速实时数字信号处理的产生　

早期的信号处理主要是采用模拟的处理方法，包括运算放大电路、声表面波器件（ＳＡＷ）以及电荷耦合器件（ＣＣＤ）等等。例如运算放大电路通过不同的电阻组配可以实现算术运算，通过电阻、电容的组配可以实现滤波处理等等。模拟处理最大的问题是不灵活、不稳定。其不灵活体现在参数修改困难，需要采用多种阻值、容值的电阻、电容，并通过电子开关选通才能修改处理参数。其不稳定主要体现为对周围环境变化的敏感性，例如温度、电路噪声等都会造成处理结果的改变。

　解决以上问题最好的方法就是采用数字信号处理技术。数字信号处理可以通过软件修改处理参数，因此具有很大的灵活性。由于数字电路采用了二值逻辑，因此只要环境温度、电路噪声的变化不造成电路逻辑的翻转，数字电路的工作都可以不受影响地完成，具有很好的稳定性。因此，数字信号处理已经成为信号处理技术的主流。　

数字信号处理的主要缺点是处理量随处理精度、信息量的增加而成倍增长，解决这一问题的方法是研究高速运行的数字信号处理系统；这就是本文所探讨的主题：高速实时数字信号处理的理论与技术。　３．高速实时数字信号处理特点　

　高速实时数字信号处理的特点：　

首先是高速度，其处理速度可以达到数百兆量级。　

其次是大电流，高速信号处理芯片的电流经常在１Ａ以上。　

第三是低电压，这是为了在大电流下减小系统功耗，系统的工作电压从标准的５Ｖ到３．３Ｖ、３Ｖ、２．５Ｖ、１．８Ｖ甚至０．９Ｖ。　

第四是高度集成，芯片的集成度在数十到数百万门量级。　

第五就是为了提高运行速度而采用了多种并行的体系结构。　

４．高速实时数字信号处理系统的实现

鉴于以上特点，高速实时信号处理系统的实现中，首先要采用先进设计软件来保证系统设计的正确性，其主要特征就是采用电子设计自动化（ＥＤＡ）软件进行优化设计。其次，可以采用专用集成电路（ＡＳＩＣ）技术减小体积，提高集成度；而在样机阶段，则通常采用可编程逻辑器件（ＥＰＬＤ）或现场可编程门阵列（ＦＰＧＡ）来减小风险。第三，要研究高速度、低电平器件的特点和使用。第四，要研究并行体系结构的设计和选择问题。　

５．高速实时数字信号处理系统构成　

一般来说，一个高速实时数字信号处理系统的构成可能包括以下问题： （１）高速实时数据采集（ＡＤＣ）；　

（２）高速实时数据存储（ＭＥＭ）；　

（３）高速实时周边器件（中小规模器件）；　

（４）高速实时电路集成（ＥＰＬＤ／ＦＰＧＡ／ＡＳＩＣ）；　

（５）高速实时信号生成（ＤＡＣ／ＤＤＳ）；　

（６）高速实时ＤＳＰ与并行体系结构；　

（７）高速实时总线技术（ＶＭＥ／ＶＸＩ／ＰＣＩ）；　

（８）高速实时系统设计（ＥＤＡ）等等。　

下面就对上述问题进行简单的论述。　

二、高速实时数字信号处理系统主要问题分析　

１．高速实时数据采集：ＡＤＣ高速实时ＡＤＣ的采样速率目前已经可以大于１０００ＭＨｚ。　

其主要特点是：　

（１）系统结构：从串行到并行　

这里，ＡＤＣ的体系结构主要包括全并行（即Ｆｌａｓｈ）结构和串并行（即Ｓｕｂ－Ｒａｎｇｅ）结构。　

全并行ＡＤＣ内含２Ｎ个电压比较器；当采样时钟到来时，２Ｎ个电压比较器同时翻转，可以在一个时钟节拍产生数字输出。其主要优点是速度极高，可达１０００ＭＨｚ以上；其缺点是由于电压比较器随ＡＤＣ位数Ｎ成指数增长，因此体积、功耗较大，位数通常较低，一般为６～８ｂｉｔ。　

串并行体系结构采用逐次变换法：例如对于一个１２－ｂｉｔ的ＡＤＣ，可以把它分解为３级转换，每级４－ｂｉｔ；这样，电压比较器的数量可以大大减少，

因此可以在速度、体积、功耗之间取得最优的折衷。其缺点是速度低于全并行，通常转换速率在数十兆赫兹，位数可达８～１２ｂｉｔ。　

此外，高速实时ＡＤＣ的另一并行特征是分路采集、分路输出：即采用多路较低速的ＡＤＣ芯片分路采样，合成为高速采样的效果。这时由于系统时钟在多路ＡＤＣ之间可能会发生抖动，因此需要采用非均匀采样的理论对转换的效果进行分析。　

（２）工艺水平：ＥＣＬ标准电路　

高速ＡＤＣ通常采用ＥＣＬ（射极耦合逻辑）电路，这是一种超高速数字电路标准，运行速度可达１５００ＭＨｚ。其主要特点是：　

（ａ）负电源电压工作：－４．５Ｖ／－５．２Ｖ；　

（ｂ）信号摆幅小：－０．９Ｖ～－１．７Ｖ；　

（ｃ）工作电流大：通常１０倍于标准ＴＴＬ电流。　

因此，ＥＣＬ电路的实质是以大电流、小摆幅换取高速度。　

（３）信号联线：微波传输线在数百兆赫兹的频率上，信号联线已经不能看作是零电阻、零电抗的理想联线；信号线上的电阻、电抗可能会引起以下问题：　

（ａ）信号延迟：通常每英尺信号延迟２ｎｓ左右，已经可与门延迟相比； （ｂ）信号反射：可造成逻辑误翻转；　

（ｃ）信号线间的串扰：相邻信号线的干扰，可造成误翻转；　

（ｄ）电路噪声：可影响ＡＤＣ精度。　

解决以上问题可以采用微波传输线的理论分析超高速信号联线；它可以控制传输延迟，消除反射，减小串扰、噪声。为正确采用微波传输线作为信号联线，应采用ＥＤＡ软件，它可以仿真信号线的延迟、反射、串扰、噪声，为高速实时系统设计提供保障。实际上，信号联线的问题不仅仅是ＡＤＣ的问题，它是所有高速实时电路实现中普遍存在的问题；因此其解决的方案也具有普适性。　

（４）性能测试：动态有效位　

ＡＤＣ的性能指标包括有效位数、非线性、单调性、漏码等等。由于电路中各种干扰因素的存在，不能认为ＡＤＣ芯片的标称指标就是实际电路板的性能指标，因此需要对ＡＤＣ进行性能测试。这里，ＡＤＣ的测试可以分为静态测试和动态测试。　

在ＡＤＣ的各项指标中，通常最为关心的指标是动态有效位数，它可以采用ＤＳＰ方法进行测试。具体方案是：　

（ａ）采用单频正弦信号输入到ＡＤＣ；　

（ｂ）对ＡＤＣ输出结果进行快速傅里叶变化（ＦＦＴ），计算信噪比；　

（ｃ）有效位数＝（信噪比－ＦＦＴ增益－１．７６）／６．０２。　

２．高速实时数据存储：ＭＥＭ　

在高速实时数据存储中，值得注意的两个问题是ＥＣＬ存储和同步存储。