IC LAYOUT 设计基础
集成电路的设计基础
13
版图几何设计规则
N阱设计规则示意图
2019/11/13
《集成电路设计基础》
14
版图几何设计规则
P+、N+有源区相关的设计规则列表
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
2019/11/13
《集成电路设计基础》
2019/11/13
《集成电路设计基础》
9
版图几何设计规则
• 有几种方法可以用来描述设计规则。 其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
2019/11/13
《集成电路设计基础》
10
版图几何设计规则
层次
人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
（4）布线层选择。
2019/11/13
《集成电路设计基础》
38
布线规则
2019/11/13
《集成电路设计基础》
39
5 版图设计及版图验证
版图设计一般包括：
基本元器件版图设计 布局和布线 版图分析与检验
2019/11/13
《集成电路设计基础》
40
版图设计及版图验证
版图的构成
版图由多种基本的几何图形所构成。 常见的几何图形有：
《集成电路设计基础》
49
半定制标准单元示意图
抽象图是把版图中与布局布线有关的图 形信息抽出来而删去其他信息所形成的 图形。 其中包括：单元的边界、电源线、地线、 N阱、硅栅、输入/输出的脚（PIN）等以 及其他必要的信息。
集成电路版图设计基础第二章：基本IC单元版图设计
电流 10 1 2 3 4 5 80 6 7 8
school of phye
basics of ic layout design
3
基本IC单元版图设计 – 电阻
方块/薄层电阻： - 设计/工艺/规则手册： 薄层电阻（率）ρ - 对于薄层电阻，同一种材料层，不同制造商的数值会有所不同，其中 一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值（R=V/I）。 - ic中典型的电阻值： poly栅： 2~3欧姆/方 metal层： 20~100m欧姆/方 diffusion： 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围： 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式： R = （L/W）* ρ
3
5
高阻值电阻的狗骨结构
方块数=5+2个拐角=6方
school of phye basics of ic layout design 13
4
基本IC单元版图设计 – 电阻
设计的重要依据: 电流密度 - 对于选择电阻的宽度，电流密度是重要的。 如果需要通过电阻大量的电流，你会使用一个大的、粗的线。 - 电流密度是材料中能够可靠流过的电流量。 工艺手册中有关于某些特定材料电流密度的介绍，工艺中任何能够被 用于传导电流的材料都有一个对应的电流密度，制造商的这些数据是 根据薄层厚度来确定的。 典型的电流密度大约是“每微米宽度0.5mA”。和宽度有关是因为设计 得越宽，能够通过的电流越多。 - 有时，在工艺手册中会告知“熔断电流”大小，就是在一定的时间内 毁 坏电阻所需的电流大小。 Imax = D * W Imax：最大允许可靠流过的电流mA D： 材料的电流密度 mA/um W： 材料的宽度 um
Layout(集成电路版图)注意事项及技巧总结材料
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
LAYOUT设计一般规则
1. 一般规则1.1 PCB板上预划分数字、模拟、DAA信号布线区域。
1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。
1.3 高速数字信号走线尽量短。
1.4敏感模拟信号走线尽量短。
1.5 合理分配电源和地。
1.6 DGND、AGND、实地分开。
1.7 电源及临界信号走线使用宽线。
1.8 数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。
2. 元器件放置2.1 在系统电路原理图中：a) 划分数字、模拟、DAA电路及其相关电路；b) 在各个电路中划分数字、模拟、混合数字/模拟元器件；c) 注意各IC芯片电源和信号引脚的定位。
2.2 初步划分数字、模拟、DAA电路在PCB板上的布线区域(一般比例2/1/1)，数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。
Note:当DAA电路占较大比重时，会有较多控制/状态信号走线穿越其布线区域，可根据当地规则限定做调整，如元器件间距、高压抑制、电流限制等。
2.3 初步划分完毕后，从Connector和Jack开始放置元器件：a) Connector和Jack周围留出插件的位置；b) 元器件周围留出电源和地走线的空间；c) Socket周围留出相应插件的位置。
2.4 首先放置混合型元器件(如Modem器件、A/D、D/A转换芯片等)：a) 确定元器件放置方向，尽量使数字信号及模拟信号引脚朝向各自布线区域；b) 将元器件放置在数字和模拟信号布线区域的交界处。
2.5 放置所有的模拟器件：a) 放置模拟电路元器件，包括DAA电路；b) 模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面；c) TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件；d) 对於串行DTE模块，DTE EIA/TIA-232-E系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线，以减少/避免每条线上增加的噪声抑制器件，如电容等阻流圈和。
ic layout总结汇报
ic layout总结汇报IC布局（IC Layout）是指将电子元器件、电路核心等按照设计要求进行布局、布线的过程。
IC布局是集成电路设计的关键环节，直接影响芯片的性能和可靠性。
因此，合理的IC布局对于提高芯片的性能、降低功耗、提高可靠性等方面都具有重要作用。
在IC布局过程中，需要考虑以下几个方面：1. 功能分区：将芯片按照功能模块进行合理的分区划分，不同模块之间应尽量减小电气和热学的干扰。
合理的功能分区有助于提高芯片的性能和降低功耗。
2. 电源线布局：稳定的电源供应是芯片正常工作的基础，因此在IC布局中，需要合理布置电源线路，确保电源的稳定性和可靠性。
3. 时钟布局：时钟信号是决定芯片工作时序和稳定性的关键信号，因此在IC布局中，需要将时钟线路布置得尽可能短，减小时钟信号的延迟和抖动。
4. 信号线布局：信号线路的布局直接影响芯片的性能和抗干扰能力。
在IC布局中，需要合理布置信号线路，减小信号线的串扰、噪声和延迟。
5. 热管理：芯片在工作过程中会产生大量的热量，合理的散热设计对于保证芯片的可靠性和性能至关重要。
因此，在IC布局中需要合理布置散热器件、散热通道等，提高芯片的散热效果。
6. 硬件资源利用：在IC布局中，需要合理利用硬件资源，减小芯片的面积和功耗。
因此，可以通过减小电路的面积、增加电路的共享和复用等方式来优化IC布局。
7. 良率优化：良率是衡量芯片制造质量的重要指标之一，在IC布局中，需要考虑到制造工艺的限制，合理布局芯片的电路和器件，降低芯片的制造缺陷和故障率，提高芯片的良率。
综上所述，IC布局是集成电路设计中的重要环节，直接影响芯片的性能、功耗、可靠性和制造质量。
合理的IC布局能够提高芯片的性能、降低功耗、提高可靠性和制造良率。
因此，在IC布局过程中，需要考虑功能分区、电源线布局、时钟布局、信号线布局、热管理、硬件资源利用和良率优化等方面，以实现最佳的布局效果。
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
16
匹配方法 之二：交叉法 interdigitating device
ICLayoutstandardcelltechnique概要
MSI logic: e.g. decoders, encoders, adders,
comparators; shifters;
Datapath: e.g. ALUs, adders, register, Memories: e.g. RAM, ROM; System level blocks: e.g. multipliers,
Standard Cell Techniques
4
逻辑综合 Logic Synthesis
• Changes cloud of combinational
functionality into standard cells (gates) from fab-specific library; • Chooses standard cell flipflop/latches for timing statements • Attempts to minimize delay and area of resulting logic
Chapter4 标准单元技术
Standard Cell Techniques
January 10, 2019
Standard Cell Techniques
1
§4.1 引言 Introduction §4.2 标准单元库 Standard Cell Library §4.3 标准单元 Standard Cell §4.4 基于标准单元技术的设计规则 Design Rules for Cell-Based approach §4.5 标准输入和输出单元 Standard Input and Output Cells
版图用CAD自动布局布线工具生成。
IC版图设计1PPT课件
含义 N阱层 N+或P+有源区层 多晶硅层 接触孔层 金属层 焊盘钝化层
标示图
第10页/共78页
➢ NWELL层相关的设计规则
编号
描述
尺寸(um)
目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰
1.3
N阱内N阱覆盖P+ 2.0
保证N阱四周的场注N区环的 尺寸
4.1 版图概述
➢ 版图定义
版图(Layout)是集成电路设计者将设计并模拟、优化后 的电路转化成的一系列几何图形，它包含了集成电路尺寸 大小、各层拓扑定义等器件相关的物理信息。
➢ 版图的作用
集成电路制造厂家根据 版 图 提 供 的 信 息 来 制 造 掩 膜 (Mask)。所以，版图是从设计走向制造的桥梁。
5.2 金属间距 2.0
目的与作用 保证铝线的良好
电导
防止铝条联条
➢ Metal设计规则示意图
第18页/共78页
➢ Pad相关的设计规则列表
编号
描述
尺寸
目的与作用
6.1
最小焊盘大小
90
封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
6.4
焊盘外到有源区最 小距离
25.0
➢ 布线规则 1. 电源线和地线应尽可能地避免用扩散区和多晶硅走线，特别是通过较大电
流的那部分电源线和地线。 多采用梳状走线，避免交叉；或者用多层金属工艺，提高设计布线的灵活 性。
第34页/共78页
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
YOUT What，Why and When
什么是版图？
版图是指在半导体工艺制造过程之前，将工 艺进程中的各个步骤所需要用到的掩膜板 形状用层次的概念反映出来的一种图形
画好的版图：
整个芯片：
为什么要用到版图？
工艺生产工厂无法直接从电路设计图看 出应该怎样制造芯片。版图是电路设计和 工艺生产之间的一种转换，它将电路“翻 译”成工厂可以看得懂的符号，以便生产 出设计者所需要的芯片。
『注意1』：所有的库或其他任何一个设计目录要被所启动 的CIW所使用，都必须使用前先在工作目录下的cds.lib 文件作定义，指明其引用名称（在cadence环境中的标 识名）及绝对路径。
『注意2』为了能使用Cadence自带的一些库（如画电路图 时的Basic symbols），需要在cds.lib文件的开头部分添 加 “INCLUDE <工具IC的安装目录 >/share/cdssetup/cds.lib” . 在命令行中输入instdir可查 看工具IC的可执行程序所在目录。[例]在线路组ic_linux 上命令行模式输入instdir可得到： /usr/cadence/ic5033/tools.lnx86/dfII，则工具IC的安 装目录为/usr/cadence/ic5033/,需要添加的内容 为”INCLUDE /usr/cadence/ic5033/share/cdssetup/cds.lib”
版图设计在什么时候？
▪ IC设计的流程： 系统设计==》电路设计==》版图设计==》
工艺生产==》测试
LAYOUT 工具的环境设置
▪ LAYOUT 使用Candence 下的Virtuso工具 其环境设置主要有以下几个步骤：
1.创建工作目录 2.拷贝.cdsinit 到根目录下 3.拷贝 techfile.tf 以及display.drf文件到工作
3. Virtuso 使用步骤介绍
▪ 进入LINIX,进入自己的用户 ▪ 启动Candence ▪ 建立新的设计库
1.进入LINIX
远程登陆的方法有很多，比如利用Exceed， Xmanager, VNC或SSH Secure Shell Client等远程终端方法登录
2.启动Candence
右键—〉ools-〉Terminal
▪ 进入工作目录，用icfb&启动Candence. 例：cd project
icfb&
在“icfb”窗口，Tools—〉Library Manager
▪ 在“Library Manager ”窗口，File—〉New—〉 Library/Cell View建立新的库和单元
IC LAYOUT 设计基础
ELLA WU，2008.1
目录
▪ LAYOUT What，Why and When ▪ LAYOUT 工具的环境设置 ▪ Virtuso 使用步骤介绍 ▪ Virtuso 快捷键介绍及常用操作 ▪ 常见器件简介 ▪ 层次的介绍 ▪ Design Rule ▪ LAYOUT 技巧浅谈 ▪ DRC，LVS，PEX ▪ GDSII 的导出 ▪ 几个简单的例子
则版图上只显示该层，方便连线。 需要修改时，可以选NS,再选择需要修改的层次，方便改动。按右键选择 活动的层次。） 下面为各层。可自己修改，添加删除。
常见操作：
▪ 打散单元：EDIT->HIERARCHY->FLATTEN>FLATTEN PCELLS
▪ 完成版图后标端口：CREAT->PINS FROM LABLES
3.拷贝techfile.tf 及 display.drf文件
▪ 拷贝techfile.tf 及display.drf文件到根目录 techfile.tf 文件：记录层次信息等的工艺文
件 Display.drf文件：记录显示信息的文件
配置工艺库路径：
▪ 在Library Path Editor中指定工艺库路径。该步的操作结 果将保存到工作目录下的cds.lib文件中。
层标识。如，M6层金属则选择M6TEXT层。 ▪ s:拉伸收缩
▪ Shift＋C：把线断开（注意：先选中线，再操作）
▪ Shift＋M: merge（同上，先选中线）
▪ k：标尺
▪ shift＋k：取消标尺
▪ 器件旋转：q－》选rotate度数－》Apply
▪
对于已选器件：“M“ 左键 右键旋转
▪ g:格点 鼠标在各格点移动 一般不用 如果取消，则再按一次“g”
目录 4.配置工艺库路径
1.创建工作目录
创建工具的启动目录，即工作目录 [例]：mkdir project↙
2.将(.cdsinit)拷贝到根目录
▪ 执行命令instdir,得到安装目录 ▪ .cdsinit文件在安装目录下的cdsuser中，
将其拷贝到自己的根目录下 cd 安装目录 cp ./cdsuser/.cdsinit ~/ 这样，版图中可以使用快捷键
▪ shift+x: 进入调用器件的下层
▪ shift＋b：返回上层
▪ F3：在选择了操作命令后，按F3可以显示旋转，宽度调整等被操作 器件特性。该键很有用。
▪ Undo默认为一步。若要增加次数，在ICFB窗口的OPTIONS里选择 USER PREFERENCES，改变undo次数。
常用操作：
左边的窗口为“LSW”窗口。 AV:all view NV:no view AS:all select NS:none select （在连线时，可以先选NV，所有层次都看不见，再选中需要连线的层次，
▪ 在Cell Name 里给自己将要建立的版图单 元命名，在tool 里选择“VIRTUOSO”
▪ 进入Virtuoso界面
4.Virtuso快捷键及常用操作
▪ f:全景图 ▪ ctrl＋z：放大 ▪ shift＋z：缩小 ▪ shift＋f：详细版图（非symbol） ▪ u：undo ▪ w：上一界面 ▪ i：调用器件 ▪ q：看属性 ▪ r：画矩形 ▪ p：固定长度的可折线 ▪ l：lable 标注端口、电源、地等。所标识的金属层，用该层TEXT