任意分频Verilog实现
Verilog实现任意分频
Verilog实现任意分频在Verilog中实现任意分频可以通过使用计数器和分频比例来实现。
下面是一个基于计数器的Verilog代码示例，用于实现任意分频。
```verilogmodule frequency_dividerinput clk,input rst,input [7:0] div_ratio,output reg outreg [7:0] count;beginif (rst)count <= 0;else if (count == div_ratio - 1)count <= 0;elsecount <= count + 1;endbeginif (rst)out <= 0;else if (count == div_ratio - 1)out <= ~out;endendmodule```在以上代码中，我们定义了一个名为"`frequency_divider`"的模块，该模块具有以下输入和输出：- `clk`：时钟信号- `rst`：复位信号- `div_ratio`：分频比例，使用8位二进制表示，范围为0到255- `out`：输出信号我们使用一个8位计数器(`count`)来进行分频。
每当计数器达到分频比例减1时，输出信号取反。
例如，如果分频比例为1，则输出信号将与时钟信号同步；如果分频比例为2，则输出信号将是时钟信号的一半频率；如果分频比例为4，则输出信号将是时钟信号的四分之一频率，以此类推。
需要注意的是，以上示例代码仅展示了分频的基本原理，并未考虑输入和输出信号的时序问题，如使 `div_ratio` 在运行时可更改、输出信号的不稳定性等。
针对具体应用需求，可以根据实际情况做出适当的修改和调整。
希望以上内容对您有所帮助！。
verilogHDL分频器(奇数分频和偶数分频)
module clk_div(//-----------input-----------iCLK,div,//-----------output----------oCLK);//-----------input-----------parameter WIDE=14;input iCLK;input[WIDE-1:0]div;//-----------output-----------output oCLK;wire oCLK_odd;wire oCLK_even;assign oCLK=div[0]?oCLK_odd:oCLK_even;div_odd DUTo (.iCLK(iCLK),.oCLK(oCLK_odd),.div(div)); div_even DUTe (.iCLK(iCLK),.oCLK(oCLK_even),.div(div));endmodule// oddmodule div_odd(//--------input--------iCLK,div,//--------output--------oCLK);//--------input--------parameter WIDE=14;input iCLK;input[WIDE-1:0]div;//--------output--------output oCLK;reg outCLK;/*=========================== solve 1=========================== reg cout;reg[WIDE-1:0] cnt;initial cnt=0;wire inCLK;reg cc;initial cc=0;always @(posedge cout)cc<=~cc;assign inCLK = iCLK^cc;always @(posedge inCLK)beginif(cnt<(div[WIDE-1:1]))begincnt<=cnt+1;cout<=1'b0;endelsebegincnt<=0;cout<=1'b1;endendalways @(negedge iCLK)outCLK <= cout;assign oCLK=cc;*///======================== //solve 2//======================== reg[WIDE-1:0] cnt_a;initial cnt_a=0;reg[WIDE-1:0] cnt_b;initial cnt_b=0; reg cout_a;reg cout_b;always @(negedge iCLK)beginelse if(cnt_a<=(div[WIDE-1:1]))begincnt_a=cnt_a+1;cout_a=1'b1;endelse if(cnt_a>(div[WIDE-1:1])&&cnt_a<(div[WIDE-1:0]-1))begincout_a=1'b0;cnt_a=cnt_a+1;endelsebegincnt_a=0;endendalways @(posedge iCLK)beginif(cnt_b<=(div[WIDE-1:1]))begincnt_b=cnt_b+1;cout_b=1'b1;endelse if(cnt_b>(div[WIDE-1:1])&&cnt_b<(div[WIDE-1:0]-1))begincout_b=1'b0;cnt_b=cnt_b+1;endelsebegincnt_b=0;endendassign oCLK = cout_a&cout_b;endmodule//evenmodule div_even(//--------input--------iCLK,div,//--------output--------oCLK);//--------input--------parameter WIDE=14;input iCLK;input[WIDE-1:0]div;//--------output--------output oCLK;reg oCLK;initial oCLK = 1'b0;reg[WIDE-1:0] cnt;initial oCLK = 0;always @(posedge iCLK)beginif(cnt<(div[WIDE-1:1]-1))cnt <= cnt + 1;elsebegincnt <= 0;oCLK <= ~oCLK;endendendmodule//============================//testbench//============================/*module clk_div_test;//-----------input-----------parameter WIDE=14;reg iCLK;reg[WIDE-1:0] div;//-----------output-----------wire oCLK;clk_div cc(.iCLK(iCLK),.div(div),.oCLK(oCLK));always #20 iCLK = ~iCLK;initialbeginiCLK = 0;div=14'd7;#1000 $stop;endendmodule*/module clk_div14bits(clk,a,clkout);input clk,a;output clkout;reg clkout;wire oCLK1,oCLK2;clk_div cc1(.div(14'd8),.iCLK(iCLK),.oCLK(oCLK1)); clk_div cc2(.div(14'd9),.iCLK(iCLK),.oCLK(oCLK2));always @(a or posedge clkin)beginif(a==1)clkout=oCLK1;elseclkout=oCLK2;endendmodule//测试代码//testbenchmodule clk_div14bits_test;//-----------input-----------parameter WIDE=14;reg clk;reg[WIDE-1:0] div;//-----------output-----------wire oCLK;clk_div14bits cc3(.clk(clk),.a(a),.clkout(clkout)); always #20 clk = ~clk;initialbeginiCLK = 0;div=14'd7;#1000 $stop;EndModelsim仿真结果1.七分频2.四分频。
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
用Verilog语言实现奇数倍分频电路3分频5分频7分频
用Verilog语言实现奇数倍分频电路3分频5分频7分频Verilog是一种硬件描述语言（HDL），用于描述数字电路的行为和结构。
使用Verilog语言实现奇数倍分频电路可以分为以下几个步骤：1.定义输入和输出端口通过module关键字定义一个模块，并指定输入和输出端口的信号。
```verilogmodule OddDividerinput clk,output reg out_3x,output reg out_5x,output reg out_7x```2.定义局部变量和计数器定义一个局部变量和一个计数器，用于跟踪时钟周期并确定何时输出。
```verilogreg [2:0] count;```3.实现分频逻辑使用always块，根据计数器的值判断何时输出，并在输出端口上更新信号。
```verilogif (count == 3'b000) beginout_3x <= !out_3x;endif (count == 3'b001) beginout_5x <= !out_5x;endif (count == 3'b010) beginout_7x <= !out_7x;endcount <= count + 1;end```4.结束模块使用endmodule关键字结束模块定义。
```verilogendmodule完整的Verilog代码如下：```verilogmodule OddDividerinput clk,output reg out_3x,output reg out_5x,output reg out_7xreg [2:0] count;if (count == 3'b000) begin out_3x <= !out_3x;endif (count == 3'b001) begin out_5x <= !out_5x;endif (count == 3'b010) begin out_7x <= !out_7x;endcount <= count + 1;endmodule```以上代码实现了一个奇数倍分频电路，其中输入时钟信号为`clk`，输出分别是3倍分频的信号`out_3x`，5倍分频的信号`out_5x`和7倍分频的信号`out_7x`。
用verilog实现任意倍分频器的方法
用verilog语言写的任意整数的分频器占空比：对于一串理想的脉冲序列中（如方波），正脉冲的持续时间与脉冲总周期的比值，叫做这个方波的占空比。
分频分为奇分频和偶分频第一,偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。
如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
第二：奇数倍分频：奇数倍分频常常在论坛上有人问起,实际上,奇数倍分频有两种实现方法：首先,完全可以通过计数器来实现,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
再者同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
另外一种方法：对进行奇数倍n分频时钟,首先进行n/2分频（带小数,即等于(n-1)/2+0.5）,然后再进行二分频得到。
verilog时钟分频设计
verilog时钟分频设计1.偶分频模块设计偶分频意思是时钟模块设计最为简单。
首先得到分频系数M和计数器值N。
M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M，输出时钟为25M，则M=2，N=1。
偶分频则意味着M为偶数。
以M=4，N=2为例，我们希望得到的输出时钟时序如下：因此只需要将counter以clk_in为时钟驱动计数，当counter = (N-1)时，clk_out翻转即可。
verilog代码如下，其中WIDTH为(N的位宽-1)：module time_adv_even #(parameter N = 2,WIDTH = 7)(input clk,input rst,output reg clk_out);reg [WIDTH:0]counter;always @(posedge clk or posedge rst) beginif (rst) begin// resetcounter <= 0;endelse if (counter == N-1) begincounter <= 0;endelse begincounter <= counter + 1;endendalways @(posedge clk or posedge rst) beginif (rst) begin// resetclk_out <= 0;endelse if (counter == N-1) beginclk_out <= !clk_out;endendendmoduletestbench测试8分频即N=4，ISE仿真结果如下：2.奇分频模块设计奇分频需要通过两个时钟共同得到。
首先得到分频系数M和计数器值N。
M = 时钟输入频率 / 时钟输出频率N = (M-1) / 2如输入时钟为50M，输出时钟为10M，则M=5，N=2。
奇分频则意味着M为奇数。
Verilog 常用语法及举例
常用语句之五 for
for (i == 0; i< 100 ; i= i+1)
1，用于循环语句中。 2，循环次数必须是个常量。 3，i为integer（整型）类型。
小练习
1，分频电路设计，设计一个8分频。 2，设计一个0~23的计数器，在数码管上显示出来。 3，改进上述计数器，增加一个拨码输入，当拨码 为0时，数码管上显示一个固定值。当拨码为1时， 计数器继续计数。 4，按键去抖设计。每按键一次，数码管显示加1。 5，电子密码锁设计。
阻塞赋值与非阻塞赋值
阻塞赋值用在组合逻辑中。在always中使用 符号 = 非阻塞赋值用在时序逻辑中。在always中使 用符号 <=
阻塞赋值与非阻塞赋值
阻塞赋值 always @ (a,b,c) begin b = a; c = b; end
a
a
非阻塞赋值
always @ (posedge clk) begin b <= a; c <= b; end
常用语句之三 begin end
If (a == b)
begin c <= d; e <= f; g <= h; end 1，begin—end里面的所 有语句都是顺序执行。
常用语句之四 assign
assign a = b & c; assign a = (d ==1’b0) ? 0 : 1;
a b c b c
组合逻辑和时序逻辑
时序逻辑
时序逻辑需要时钟，输入变化不会引起输出立即变化。 而是要参考时钟沿的变化。 只能用非阻塞赋值的always语句实现。 结果会生产寄存器。
VERILOG 分频原理
VERILOG 分频原理众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。
但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。
另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。
因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。
下面讲讲对各种分频系数进行分频的方法：第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。
如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
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1. 偶数倍（2N）分频使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N-1时，输出时钟进行翻转，同时给计数器一复位信号使之从0开始重新计数，以此循环即可。
偶数倍分频原理示意图见图1。
2. 奇数倍（2N+1）分频（1）占空比为X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。
取0至2N-1之间一数值X(0，当计数器时钟上升沿从0开始计数到X值时输出时钟翻转一次，在计数器继续计数达到2N 时，输出时钟再次翻转并对计数器置一复位信号，使之从0开始重新计数，即可实现。
（2）占空比为50％的分频，设计思想如下：基于（1）中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转，输出的时钟与（1）中输出的时钟进行逻辑或，即可得到占空比为50％的奇数倍分频时钟。
当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。
奇数倍分频原理示意图见图2。
（这也是许多公司常出的面试题，^_^，是不是很简单？）3. N-0.5倍分频采用模N计数器可以实现。
具体如下：计数器从0开始上升沿计数，计数达到N-1上升沿时，输出时钟需翻转，由于分频值为N-0.5，所以在时钟翻转后经历0.5个周期时，计数器输出时钟必须进行再次翻转，即当CLK为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N而复位为0重新开始计数同时输出时钟翻转。
这个过程所要做的就是对CLK进行适当的变换，使之送给计数器的触发时钟每经历N-0.5个周期就翻转一次。
N-0.5倍：取N=3，分频原理示意图见图3。
对于任意的N＋A/B倍分频（N、A、B∈Z，A≦B）分别设计一个分频值为N和分频值N＋1的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数，从而获得所需要的小数分频值。
可以采取如下方法来计算个子出现的频率：设N出现的频率为a，则N×a＋（N+1）×（B-a）＝N×B＋A 求解a＝B-A; 所以N＋1出现的频率为 A.例如实现7＋2/5分频，取a为3，即7×3＋8×2就可以实现。
但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少使用。
通常实现偶数的分频比较容易，以十分频为例:always @( posedge clk or posedge reset)if(reset)begink<=0;clk_10<=0;endelseif(k==4)begink<=0;clk_10<=~clk_10;endelsek<=k+1;二分频最简单了，一句话就可以了：always @ (negedge clk) clk_2<=~clk_2; 若进行奇数分频，则稍微麻烦点，以11分频为例：always @( posedge clk)if(!reset)begini<=0;clk11<=0;endelseif(i==5)beginclk11<=~clk11;i<=i+1;endelseif(i==10)begini<=0;clk11<=~clk11;endelsei<=i+1;以上语句虽然可以实现，但是逻辑有点繁，弄不好就出错了，建议使用两个always语句来实现：always @( posedge clk)if(!reset)i<=0;elsebeginif(i==10)i<=0;elsei<=i+1;endalways @( posedge clk)if(!reset)clk11<=0;elseif((i==5)|(i==10))clk11<=~clk11;两个always，一个用来计数，一个用来置数。
另外，这个样子好像也可以，在时钟的上升沿和下降沿都计数，但是不被综合器综合，会提示敏感信号太复杂：always @( posedge clk or negedge clk)if(reset)begink<=0;clk_11<=0;endelseif(k==10)begink<=0;clk_11<=~clk_11;endelsek<=k+1;1.2 奇数倍分频奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。
比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。
这样，就在计数值邻近的1和2进行了两次翻转。
如此便实现了三分频，其占空比为1／3或2／3。
占空比1／15的15分频设计的主要代码如下：如果要实现占空比为50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。
即可得到占空比为50％的三分频时钟这是奇数分频的第三种方法。
这种方法可以实现任意的奇数分频。
如将其归类为一般的方法：对于实现占空比为50％的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过(N-1)／2再次进行翻转，就可得到一个占空比非50％的奇数n分频时钟。
再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过(N-1)／2时，输出时钟再次翻转以生成占空比非50％的奇数n分频时钟。
将这两个占空比非50％的n分频时钟相或运算，就可以得到占空比为50％的奇数n分频时钟。
图2所示是占空比为1：1的3分频电路原理图。
图3为其仿真波形。
2 半整数分频器设计进行n+0.5分频一般需要对输入时钟先进行操作。
其基本设计思想是：首先进行模n的计数，在计数到n-1时，将输出时钟赋为1，而当回到计数0时，又赋为0，这样，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即可实现n+0.5分频时钟。
因此，保持n-1为半个时钟周期即是该设计的关键。
从中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为n-1时对计数触发时钟进行翻转，那么，时钟的下降沿就变成了上升沿。
即在计数值为n-1期间的时钟下降沿变成了上升沿，也就是说，计数值n-1只保持了半个时钟周期。
由于时钟翻转下降沿变成上升沿，因此，计数值变为0。
所以，每产生一个n+0.5分频时钟的周期，触发时钟都要翻转一次。
图4给出了通用的半整数分频器的电路原理图。
图5所示是一个分频系数为 2.5的分频器电路，该电路是用FPGA来设计半整数分频器的。
它由模3计数器、异或门和D触发器组成。
图6是其仿真波形图。
3 任意整数带小数分频任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。
若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：F=(9×10+1×11)／(9+1)=10.1从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大。
当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N 分频，一次N-1分频。
一般而言，这种分频由于分频输出的时钟脉冲抖动很大，故在设计中的使用已经非常少。
但是，这也是可以实现的。
总结：由3分频可以推得任意奇数分频。
对于任意奇数（2n-1）的50％占空比分频，则计数器cnt的模值为(2n-1)，假设信号1为上升沿触发，在cnt＝0时跳变，则信号2为下降沿触发，在cnt=n 时跳变。
这样就保持信号1和信号2间间隔（2n-1)/2 的周期，在（2n-1)×2 的周期内clkout为两个周期，实现了（2n-1）的50％占空比分频。
比如要7分频，则计数器的模值为7，信号S2在cnt＝4时跳变即可。
实现的verilog源码：module fdiv ( clk, reset_n, clkout );input clk;input reset_n;output clkout;reg [1:0] count;reg div1;reg div2;always @(posedge clk)beginif ( reset_n )count <= 2'b00;elsecase ( count )2'b00 : count <= 2'b01;2'b01 : count <= 2'b10;2'b10 : count <= 2'b00;default :count <= 2'b00;endcaseendalways @( posedge reset_n or posedge clk )beginif ( reset_n )div1 <= 1'b1;else if ( count == 2'b00 )div1 <= ~ div1;endalways @( posedge reset_n or negedge clk ) beginif ( reset_n )div2 <= 1'b1;else if ( count == 2'b10 )div2 <= ~ div2;endassign clkout = div1 ^ div2;endmodule。