04陈阳 基于VHDL的键盘扫描及显示电路.
实验四 译码扫描显示电路VHDL输入设计
实验二:计数器动态扫描实验一实验目的熟悉译码扫描动态显示的工作原理、设计过程和实现方法。
二实验内容与要求学习用VHDL设计译码扫描动态显示电路，完成编译、综合、适配、仿真和实验箱上的硬件测试。
三实验平台（1）硬件：计算机、GX-SOC/SOPC-DEVLABCycloneII EP2C35F672C8核心扳（2）软件：Quartus II四实验原理通过动态扫描一组4BIT 的输入，有控制开关控制数据的流向，即在哪个数码管上显示，在允许的条件产生后，扫描记录响应位置上的输入数据（开关选择），将结果动态地显示在共阴数码管上。
在能满足人眼要求的一定的扫描频率下，对数据进行动态显示。
五程序--显示电路--显示电路整合--ledscan.vhd 4 digit bcd-to-7 segment scan displaylibrary ieee ;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ledscan isport(clk : in std_logic; --synchronousenable : in std_logic; --scan clockdata_bcd :in std_logic_vector(3 downto 0);--input bcdctrl : in std_logic_vector(2 downto 0);---ctrl the order of inputi.e. bcd_dataledseg : out std_logic_vector(6 downto 0);--output to 7 segmentledcom : out std_logic_vector(5 downto 0));--7 segment enableend ledscan;architecture behavior of ledscan issignal com_clk : std_logic_vector(2 downto 0);signal bcd_led : std_logic_vector(3 downto 0);signal data2show : std_logic_vector(23 downto 0);component comcounport(clk : in std_logic;--synchronouse clockenable : in std_logic;--scan clockcomclk : out std_logic_vector(2 downto 0));--output count end component;component com_encodeport(com_clk : in std_logic_vector(2 downto 0);--input countledcom : out std_logic_vector(5 downto 0));--output encodeend component;component bcd_muxport(com_clk : in std_logic_vector(2 downto 0);--input countbcd_data : in std_logic_vector(23 downto 0);--input display databcd_led : out std_logic_vector(3 downto 0));--output to 7 segment end component;component bcd_7segport(bcd_led : in std_logic_vector(3 downto 0);--input bcdledseg : out std_logic_vector(6 downto 0));--output to 7 segment end component;begininput_control:process(clk)beginif (clk'event and clk='1') thenif ctrl="000" thendata2show(3 downto 0)<=data_bcd;-- first value to showelsif ctrl="001" thendata2show(7 downto 4)<=data_bcd;-- 2nd value to showelsif ctrl="010" thendata2show(11 downto 8)<=data_bcd;-- 3rd value to showelsif ctrl="011" thendata2show(15 downto 12)<=data_bcd;-- 4th value to showelsif ctrl="100" thendata2show(19 downto 16)<=data_bcd;-- 5th value to showelsif ctrl="101" thendata2show(23 downto 20)<=data_bcd;-- 6th value to showelsedata2show<="000000000000000000000000";end if;end if;end process ;u0: comcoun port map (clk=>clk,enable=>enable,comclk=>com_clk);-- 7 segment com scan counteru1: com_encode port map(com_clk=>com_clk,ledcom=>ledcom);-- 7 segment com scan counter--u1: com_encode port map (com_clk,ledcom); --7 segment com encode u2: bcd_mux port map (com_clk=>com_clk,bcd_data=>data2show,bcd_led=>bcd_led);--multiplexeru3: bcd_7seg port map (bcd_led=>bcd_led,ledseg=>ledseg); --bcd to7 segment encoderend behavior;--七段显示扫描电路--comcoun.vhd 7 segment com scan counterlibrary ieee ;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comcoun isport(clk : in std_logic;--synchronouse clockenable : in std_logic;--scan clockcomclk : out std_logic_vector(2 downto 0));--output countend comcoun;architecture behavior of comcoun issignal q : std_logic_vector(2 downto 0);--internal counted signal beginfscan:process(clk)beginif (clk'event and clk='1') thenif (enable='1') thenif q>=6 thenq<="000";--initial counterelseq<=q+1;--countingend if;end if;end if;end process fscan;comclk<=q; --output internal countend behavior;--计数译码电路 -- 6 共阴--com_encode.vhd 7 segment com encoderlibrary ieee ;use ieee.std_logic_1164.all;entity com_encode isport(com_clk :in std_logic_vector(2 downto 0);--input countledcom :out std_logic_vector(5 downto 0));--output encodeend com_encode;architecture behavior of com_encode isbeginledcom<="000001" when com_clk="001" else"000010" when com_clk="010" else"000100" when com_clk="011" else"001000"when com_clk="100" else"010000"when com_clk="101" else"100000";end behavior;--bcd_mux.vhd multiplexer of bcd-selectionlibrary ieee ;use ieee.std_logic_1164.all;entity bcd_mux isport(com_clk : in std_logic_vector(2 downto 0);--input countbcd_data :in std_logic_vector(23 downto 0);--input display data bcd_led : out std_logic_vector(3 downto 0));--output to 7 segment end bcd_mux;architecture behavior of bcd_mux isbeginbcd_led<=bcd_data(3 downto 0) when com_clk="001" elsebcd_data(7 downto 4) when com_clk="010" elsebcd_data(11 downto 8) when com_clk="011" elsebcd_data(15 downto 12)when com_clk="100" elsebcd_data(19 downto 16)when com_clk="101" elsebcd_data(23 downto 20)when com_clk="110" else"----";end behavior;--bcd对应七段显示器编码电路--bcd_7seg.vhd bcd to 7 segment encoderlibrary ieee ;use ieee.std_logic_1164.all;entity bcd_7seg isport(bcd_led :in std_logic_vector(3 downto 0);--input bcdledseg : out std_logic_vector(6 downto 0));--output to 7 segment end bcd_7seg;architecture behavior of bcd_7seg isbeginwith bcd_led selectledseg<="0111111" when "0000",--0"0000110" when "0001",--1"1011011" when "0010",--2"1001111" when "0011",--3"1100110" when "0100",--4"1101101" when "0101",--5"1111101" when "0110",--6"0100111" when "0111",--7"1111111" when "1000",--8"1101111" when "1001",--9"1110111" when "1010",--A"1111100"when "1011",--b"0111001"when "1100",--c"1011110" when "1101",--d"1111001"when "1110",--E"1110001" when "1111",--F"0000000" when others;end behavior;六引脚定义及代码图2-1引脚定义代码：# Copyright (C) 1991-2008 Altera Corporation# Your use of Altera Corporation's design tools, logic functions # and other software and tools, and its AMPP partner logic# functions, and any output files from any of the foregoing# (including device programming or simulation files), and any# associated documentation or information are expressly subject # to the terms and conditions of the Altera Program License# Subscription Agreement, Altera MegaCore Function License# Agreement, or other applicable license agreement, including,# without limitation, that your use is for the sole purpose of# programming logic devices manufactured by Altera and sold by# Altera or its authorized distributors. Please refer to the# applicable agreement for further details.# Quartus II: Generate Tcl File for Project# File: ACOUNT10.tcl# Generated on: Tue Nov 03 11:40:42 2009# Load Quartus II Tcl Project packagepackage require ::quartus::projectset need_to_close_project 0set make_assignments 1# Check that the right project is openif {[is_project_open]} {if {[string compare $quartus(project) "ACOUNT10"]} {puts "Project ACOUNT10 is not open"set make_assignments 0}} else {# Only open if not already openif {[project_exists ACOUNT10]} {project_open -revision ACOUNT10 ACOUNT10} else {project_new -revision ACOUNT10 ACOUNT10}set need_to_close_project 1}# Make assignmentsif {$make_assignments} {set_global_assignment -name FAMILY "Cyclone II"set_global_assignment -name DEVICE EP2C35F672C8set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.0set_global_assignment -name PROJECT_CREATION_TIME_DATE "11:03:58 NOVEMBER 03, 2009"set_global_assignment -name LAST_QUARTUS_VERSION 8.0set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_palaceset_global_assignment -name DEVICE_FILTER_PACKAGE FBGAset_global_assignment -name DEVICE_FILTER_PIN_COUNT 672set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85set_global_assignment -name VHDL_FILE com_encode.vhdset_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Topset_global_assignment -name PARTITION_COLOR 14622752 -section_id Top set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region"set_global_assignment -name VHDL_FILE comcoun.vhdset_global_assignment -name VHDL_FILE COUNT10a.vhdset_global_assignment -name VHDL_FILE bcd_7seg.vhdset_global_assignment -name VHDL_FILE clkgen.vhdset_global_assignment -name VHDL_FILE ACOUNT10.vhdset_global_assignment -name VECTOR_WAVEFORM_FILE warefare.vwfset_global_assignment -name INCREMENTAL_VECTOR_INPUT_SOURCE warefare.vwfset_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Topset_location_assignment PIN_P25 -to clkset_location_assignment PIN_F6 -to Clrset_location_assignment PIN_B22 -to enset_location_assignment PIN_H23 -to LEDCOM[5]set_location_assignment PIN_G26 -to LEDCOM[4]set_location_assignment PIN_G25 -to LEDCOM[3]set_location_assignment PIN_G24 -to LEDCOM[2]set_location_assignment PIN_G23 -to LEDCOM[1]set_location_assignment PIN_P18 -to LEDCOM[0]set_location_assignment PIN_F26 -to LEDSEG[6]set_location_assignment PIN_F25 -to LEDSEG[5]set_location_assignment PIN_J20 -to LEDSEG[4]set_location_assignment PIN_J21 -to LEDSEG[3]set_location_assignment PIN_F23 -to LEDSEG[2]set_location_assignment PIN_F24 -to LEDSEG[1]set_location_assignment PIN_E25 -to LEDSEG[0]set_location_assignment PIN_B21 -to EN6# Commit assignmentsexport_assignments# Close projectif {$need_to_close_project} {project_close}}七仿真图2-2 创建VHDL文件图2-3 PIN口设置图2-4 创建VERILOG文件图2-5 运行八导入程序图2-7 下载图2-8 实验结果。
基于VHDL语言的键盘控制电路的设计报告
长沙理工大学 EDA技术与应用课程设计报告课题：基于VHDL语言的键盘控制电路的设计（24）学院：计算机与通信工程学院组员姓名及学号：段强强（200954080326）雷淑英（200954080301）胡超（200954080325）指导老师：单树民2011 年 10 月目录1、前言（写在前面） (2)2、项目工作的分类 (2)3、基于VHDL语言的键盘控制电路的设计思路 (3)4、设计的实现 (4)5、项目设计的总结及评价 (9)一、写在前面此次项目的计划、设计、以及实现的整个过程均由我组人员段强强、雷淑英、胡超三人通力合作，在此过程中虽然每个人的分工不同，耗时长短不同，但一切设计与实现均是在三人的共同参与下进行，三人齐心协力，努力为将项目做的更好的目标而努力。
同时，在项目的进行过程中，得到了老师和各位同学的热心帮助，在此对他们表示衷心的感谢。
二、项目工作的分类1、项目预备资料的收集与整理。
2、项目设计方案的斟酌与确定。
3、项目程序的设计与更改。
4、项目程序的仿真5、项目设计报告的书写与更改。
三、基于VHDL语言的键盘控制电路的设计思路1、此键盘为5*5的矩阵键盘，每个键的按下与否由这个键的行电平和列电平联合决定，当按下时为低电平“0”，没有按下时为高电平“1”。
行向量为y，列向量为x，长度都为5。
当有键按下时，检测x，y的值以确定哪个键按下。
将输入x，y并置作为判决条件，并对每一个键进行编码，送入输出变量s。
2、5*5键盘的25个键位分别为0,1,2,3,4,5,6,7,8,9，A,B,C,D,E,F,+,-,*,/,←,=,>,<,&。
x，y的值都为0000~11111，其中，x与y每次最多只能有一位为零方有效。
然后对25个键分别编码，以确定x，y的值变化时s相应的值。
3、此键盘前十个数字键不止有数字键的功能，同时在shift键的作用下还可以依次为以下10个键：！，^, （, ), _, [ , ], #, {, }。
vhdl共阴极数码显示电路
vhdl共阴极数码显示电路VHDL共阴极数码显示电路VHDL是一种硬件描述语言，用于描述数字电路和系统。
共阴极数码显示电路是一种常见的数字电路，用于显示数字和字母等字符。
在本文中，我们将介绍如何使用VHDL设计共阴极数码显示电路。
1. 共阴极数码管共阴极数码管是一种常见的数码管，它由多个LED组成，每个LED代表一个数字或字母。
共阴极数码管的阴极是共用的，而每个LED的阳极是独立的。
当某个LED的阳极接通时，它会发光，显示相应的数字或字母。
2. VHDL设计VHDL可以用于描述数字电路和系统。
在设计共阴极数码显示电路时，我们需要使用VHDL描述每个LED的控制信号。
以下是一个简单的VHDL代码示例：entity common_cathode isport (a, b, c, d, e, f, g : out std_logic;num : in integer range 0 to 9);end common_cathode;architecture Behavioral of common_cathode isbegincase num iswhen 0 =>a <= '0';b <= '0';c <= '0';d <= '0';e <= '0';f <= '0';g <= '1';when 1 =>a <= '1';b <= '0';c <= '0';d <= '1';e <= '1';f <= '1';g <= '1';when 2 =>a <= '0';b <= '0';c <= '1';d <= '0';e <= '0';f <= '1';g <= '0';when 3 =>a <= '0';b <= '0';c <= '0';d <= '0';e <= '1';f <= '1';g <= '0';when 4 =>a <= '1';b <= '0';c <= '0';d <= '1';e <= '1';f <= '0';g <= '0';when 5 =>a <= '0';b <= '1';c <= '0';d <= '0';e <= '1';f <= '0'; g<= '0';when 6 =>a <= '0';b <= '1';c <= '0';d <= '0';e <= '0';f <= '0'; g<= '0';when 7 =>a <= '0';b <= '0';c <= '0';d <= '1';e <= '1';f <= '1'; g<= '1';when 8 =>a <= '0';b <= '0';c <= '0';d <= '0';e <= '0';f <= '0'; g<= '0';when 9 =>a <= '0';b <= '0';c <= '0';d <= '1';e <= '1';f <= '0'; g<= '0';when others =>a <= '0';b <= '0';c <= '0';d <= '0';e <= '0';f <= '0'; g<= '0';end case;end Behavioral;在上面的代码中，我们定义了一个实体common_cathode，它有7个输出端口a、b、c、d、e、f、g和一个输入端口num。
经典的verilog键盘扫描程序
经典的verilog键盘扫描程序作者：ilove314拿到威百仕( VibesIC )的板子后就迫不及待的开始我的学习计划，从最基础的分频程序开始，但看到这个键盘扫描程序后，直呼经典，有相见恨晚的感觉，还想说一句：威百仕( VibesIC )，我很看好你！WHY？待我慢慢道来，这个程序的综合后是0error,0warning。
想想自己编码的时候那个warning是满天飞，现在才明白HDL设计有那么讲究了，代码所设计的不仅仅是简单的逻辑以及时序的关系，更重要的是你要在代码中不仅要表现出每一个寄存器，甚至每一个走线。
想想我写过的代码，只注意到了前者，从没有注意过后者，还洋洋自得以为自己也算是个高手了，现在想来，实在惭愧啊！学习学习在学习，这也重新激发了我对HDL设计的激情，威百仕给了我一个方向，那我可要开始努力喽！废话说了一大堆，看程序吧：（本代码经过ise7.1i综合并下载到SP306板上验证通过）//当三个独立按键的某一个被按下后，相应的LED被点亮；再次按下后，LED熄灭，按键控制LED亮灭module key_debounce(clk,rst_n,s1_n,s2_n,s3_n,s4_n,s5_n,led_d1,led_d2,led_d3,led_d 4,led_d5);input clk; //主时钟信号，10MHzinput rst_n; //复位信号，低有效input s1_n,s2_n,s3_n,s4_n,s5_n;output led_d1,led_d2,led_d3,led_d4,led_d5;reg[4:0] s_rst;always @(posedge clk or negedge rst_n)if (!rst_n) s_rst <= 5'b11111;else s_rst <= {s5_n,s4_n,s3_n,s2_n,s1_n};reg[4:0] s_rst_r;always @ ( posedge clk or negedge rst_n )if (!rst_n) s_rst_r <= 5'b11111;else s_rst_r <= s_rst;wire[4:0] s_an = s_rst_r & ( ~s_rst);reg[19:0] cnt; //计数寄存器always @ (posedge clk or negedge rst_n)if (!rst_n) cnt <= 20'd0; //异步复位else if(s_an) cnt <=20'd0;else cnt <= cnt + 1'b1;reg[4:0] low_s;always @(posedge clk or negedge rst_n)if (!rst_n) low_s <= 5'b11111;else if (cnt == 20'h30D40)low_s <= {s5_n,s4_n,s3_n,s2_n,s1_n};reg [4:0] low_s_r;always @ ( posedge clk or negedge rst_n )if (!rst_n) low_s_r <= 5'b11111;else low_s_r <= low_s;wire[4:0] led_ctrl = low_s_r[4:0] & ( ~low_s[4:0]);reg d1,d2,d3,d4,d5;always @ (posedge clk or negedge rst_n)if (!rst_n) begind1 <= 1'b0;d2 <= 1'b0;d3 <= 1'b0;d4 <= 1'b0;d5 <= 1'b0; endelse begin //if ( led_ctrl[0] ) d1 <= ~d1;if ( led_ctrl[1] ) d2 <= ~d2;if ( led_ctrl[2] ) d3 <= ~d3;if ( led_ctrl[3] ) d4 <= ~d4;if ( led_ctrl[4] ) d5 <= ~d5; endassign led_d1 = d1 ? 1'b1 : 1'b0; //LED翻转输出assign led_d2 = d2 ? 1'b1 : 1'b0;assign led_d3 = d3 ? 1'b1 : 1'b0;assign led_d4 = d4 ? 1'b1 : 1'b0;assign led_d5 = d5 ? 1'b1 : 1'b0;endmodule也许初看起来这段代码似乎有点吃力，好多的always好多的wire啊，而我们通常用得最多的判断转移好像不是主流。
基于VHDL的键盘扫描电路设计设计
毕业论文（设计）题目：基于VHDL的键盘扫描电路设计系：机电工程系学生姓名：专业：电子信息工程班级：指导教师：起止日期： 2012.10.15——2013.01.06 2013年1 月6 日基于VHDL的键盘扫描电路设计(东海科学技术学院机电工程系，浙江舟山 316000)摘要随着科技的发展，时代的进步，生活的需要，在我们生活的很多地方领域，都有键盘的应用，而且它的应用非常广，当然键盘扫描的方法也有很多种。
键盘是单片机系统设计中一种主要的信息输入接口，合理的设计，不仅可以节省系统的设计成本，更可以使仪器设备的操作变得更为简单、方便、快捷，很大程度上提高系统综合性能。
随着信息产业和微电子技术的发展，很多系统设计技术已经成为信息产业最热门的技术之一，在很多地方上都有应用，比如航空航天、医疗保健、通讯、广播、工业、测量测试等很多热门领域。
并且随着工艺的进步和技术的发展，向更广泛的应用领域扩展。
矚慫润厲钐瘗睞枥庑赖。
本次设计主要是运用VHDL硬件描述语言和图形设计综合方法，在MAX+PLUSⅡ软件平台的环境下建立波形文件，生成电路符号，设置输入端口，实现程序的模拟仿真，得到仿真波形图，才完成了键盘扫描电路的程序设计。
这个电路设计是一个关于小型的计算器的键盘按键电路的设计，主要由5个部分组成，它们分别为分频器电路、键盘扫描计数器电路、按键检测电路、按键抖动消除电路和键盘编码电路。
本次设计主要是设计一个4×4矩阵式的键盘扫描电路，它具有列扫描和行扫描的功能，有2个输入端口，分别为clk和col,同时也有2个输出端口，分别为row和bianma，按下按键的数据通过端口行、列线输入到FPGA芯片中去，FPGA芯片内部的扫描模块会将数据传送到编码器中进行编码，最终完成本次电路的设计。
在生活中是这种小型的计算器是非常常用的，虽然体型很小，但却被广泛的使用，很多其他的东西都是在这种小型的计算器的键盘的基础上设计的。
04陈阳 基于VHDL的键盘扫描及显示电路要点
课程设计(论文)题目名称基于VHDL的键盘扫描及显示电路课程名称专业课程设计III学生姓名陈阳学号1041301004系、专业信息工程系、电子信息工程指导教师王少杰2013年11月05日运VHDL硬件描述语言和图形设计综合方法，实现了4×4键盘扫描电路的程序设计，通过运用QuartusⅡ软件平台生成电路符号，建立波形文件，设置输入端口，实现模拟仿真，得到仿真波形图。
FPGA/ CPLD 在数字系统设计中的广泛应用,影响到了生产生活的各个方面。
在FPGA/ CPLD 的设计开发中,VHDL 语言作为一种主流的硬件描述语言,具有设计效率高, 可靠性好, 易读易懂等诸多优点。
作为一种功能强大的FPGA/ CPLD 数字系统开发环境,Altera 公司推出的Quart us Ⅱ,为设计者提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、快速处理和器件编程,为使用V HDL 语言进行FPGA/ CPLD 设计提供了极大的便利。
矩阵键盘作为一种常用的数据输入设备,在各种电子设备上有着广泛的应用,通过7 段数码管将按键数值进行显示也是一种常用的数据显示方式。
在设计机械式矩阵键盘控制电路时,按键防抖和按键数据的译码显示是两个重要方面。
关键字：VHDL QuartusⅡ；数码管；FPGA/ CPLD；译码器摘要 (I)第2章方案设计 (1)1.1 题目分析 (1)2.2 矩阵键盘及显示电路设计路 (1)2.3 EDA技术的基本特征 (1)第3章电路设计 (2)2.1矩阵键盘及显示电路的实现 (2)2.2矩阵键盘及显示电路的电路符号 (2)2.3数码管显示译码模块设计 (2)第4章程序设计 (4)3.1键盘扫描模块程序、原理图及仿真波形 (4)3.2整体电路程序 (9)第5章仿真及结果 (11)第6章结束语 (12)参考文献......................................... . (13)第1章前言1.1EDA技术的介绍EDA是Electronic Design Automation的缩写，中文译为电子设计自动化，是现代电子设计技术的有力工具。
基于VHDL的矩阵键盘及显示电路设计
基于VHDL的矩阵键盘及显示电路设计摘要:为了有效防止机械式键盘按键抖动带来的数据错误,这里在Quartus ?开发环境下,采用VHDL 语言设计了一种能够将机械式4 ×4 矩阵键盘的按键值依次显示到8 个7 段数码管上的矩阵键盘及显示电路。
仿真结果表明,所设计的矩阵键盘及显示电路成功地实现了按键防抖和按键数据的准确显示。
以ACEX1K系列EP1K30QC208 芯片为硬件环境,验证了各项设计功能的正确性。
FPGA/ CPLD 在数字系统设计中的广泛应用,影响到了生产生活的各个方面。
在FPGA/ CPLD 的设计开发中,V HDL 语言作为一种主流的硬件描述语言,具有设计效率高, 可靠性好, 易读易懂等诸多优点。
作为一种功能强大的FPGA/ CPLD 数字系统开发环境,Altera 公司推出的Quart us ?,为设计者提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、快速处理和器件编程,为使用V HDL 语言进行FPGA/ CPLD 设计提供了极大的便利。
矩阵键盘作为一种常用的数据输入设备,在各种电子设备上有着广泛的应用,通过7 段数码管将按键数值进行显示也是一种常用的数据显示方式。
在设计机械式矩阵键盘控制电路时,按键防抖和按键数据的译码显示是两个重要方面。
本文在Quart us ?开发环境下,采用V HDL语言设计了一种按键防抖并能连续记录并显示8 次按键数值的矩阵键盘及显示电路。
1 矩阵键盘及显示电路设计思路矩阵键盘及显示电路能够将机械式4 ×4矩阵键盘的按键值依次显示到8 个7段数码管上,每次新的按键值显示在最右端的第0 号数码管上,原有第0,6号数码管显示的数值整体左移到第1,7号数码管上显示,见图1 。
总体而言,矩阵键盘及显示电路的设计可分为4 个部分:(1) 矩阵键盘的行及列的扫描控制和译码。
该设计所使用的键盘是通过将列扫描信号作为输入信号,控制行扫描信号输出,然后根据行及列的扫描结果进行译码。
基于VHDL的键盘扫描及显示电路
广西工学院课程设计说 明 书设计题目系 别 专业班级 学生姓名 学 号 指导教师 日 期— —装订线— —基于VHDL 的键盘扫描及显示电路摘要运VHDL 硬件描述语言和图形设计综合方法，实现了4×4键盘扫描电路的程序设计，通过运用Quartus Ⅱ软件平台生成电路符号，建立波形文件，设置输入端口，实现模拟仿真，得到仿真波形图。
关键字： VHDL Quartus Ⅱ 数码管1题目分析本次课程设计题目为4×4键盘扫描电路的设计。
要求通过查阅相关书籍资料，熟悉和初步掌握VHDL 语言的语法及其功能，根据要求首先进行理论上的分析，深入分析4×4键盘扫描电路的原理，然后根据分析结果设计程序，进行上机的调试，通过Quartus4.1以上软件进行仿真，并记录仿真的结果。
2 矩阵键盘及显示电路设计思路矩阵键盘及显示电路能够将机械式4×4矩阵键盘的按键值依次显示到8个7段数码管上，每次新的按键值显示在最右端的第O 号数码管上，原有第0～6号数码管显示的数值整体左移到第1～7号数码管上显示，见图1。
总体而言，矩阵键盘及显示电路的设计可分为4个部分：(1)矩阵键盘的行及列的扫描控制和译码。
该设计所使用的键盘是通过将列扫描信号作为输入信号，控制行扫描信号输出，然后根据行及列的扫描结果进行译码。
(2)机械式按键的防抖设计。
由于机械式按键在按下和弹起的过程中均有5～10 ms 的信号抖动时间，在信号抖动时间内无法有效判断按键值，因此按键的防抖设计是非常关键的，也是该设计的一个重点。
(3)按键数值的移位寄存。
由于该设计需要在8个数码管上依次显示前后共8次按键的数值，因此对已有数据的存储和调用也是该设计的重点所在。
(4)数码管的扫描和译码显示。
由于该设计使用了8个数码管，因此需要对每个数码管进行扫描控制，并根据按键值对每个数码管进行7段数码管的译码显示。
2 矩阵键盘及显示电路的实现本文所设计的矩阵键盘及显示电路的电路符号如图2所示。
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课程设计(论文)题目名称基于VHDL的键盘扫描及显示电路课程名称专业课程设计III学生姓名陈阳学号1041301004系、专业信息工程系、电子信息工程指导教师王少杰2013年11月05日运VHDL硬件描述语言和图形设计综合方法，实现了4×4键盘扫描电路的程序设计，通过运用QuartusⅡ软件平台生成电路符号，建立波形文件，设置输入端口，实现模拟仿真，得到仿真波形图。
FPGA/ CPLD 在数字系统设计中的广泛应用,影响到了生产生活的各个方面。
在FPGA/ CPLD 的设计开发中,VHDL 语言作为一种主流的硬件描述语言,具有设计效率高, 可靠性好, 易读易懂等诸多优点。
作为一种功能强大的FPGA/ CPLD 数字系统开发环境,Altera 公司推出的Quart us Ⅱ,为设计者提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、快速处理和器件编程,为使用V HDL 语言进行FPGA/ CPLD 设计提供了极大的便利。
矩阵键盘作为一种常用的数据输入设备,在各种电子设备上有着广泛的应用,通过7 段数码管将按键数值进行显示也是一种常用的数据显示方式。
在设计机械式矩阵键盘控制电路时,按键防抖和按键数据的译码显示是两个重要方面。
关键字：VHDL QuartusⅡ；数码管；FPGA/ CPLD；译码器摘要 (I)第2章方案设计 (1)1.1 题目分析 (1)2.2 矩阵键盘及显示电路设计路 (1)2.3 EDA技术的基本特征 (1)第3章电路设计 (2)2.1矩阵键盘及显示电路的实现 (2)2.2矩阵键盘及显示电路的电路符号 (2)2.3数码管显示译码模块设计 (2)第4章程序设计 (4)3.1键盘扫描模块程序、原理图及仿真波形 (4)3.2整体电路程序 (9)第5章仿真及结果 (11)第6章结束语 (12)参考文献......................................... . (13)第1章前言1.1EDA技术的介绍EDA是Electronic Design Automation的缩写，中文译为电子设计自动化，是现代电子设计技术的有力工具。
迄今为止，EDA技术没有精确的定义，我们可以这样来认识，EDA技术就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
而EDA技术的发展又以计算机科学、微电子技术的发展为基础，并且融合了应用电子技术、智能技术以及计算机图形学、拓扑学、计算数学等众多最新成果发展而来的。
1.2EDA技术的发展从20世纪70年代，人们就已经开始基于计算机开发出一些软件工具帮助设计者完成电路系统的设计任务，以替代传统的手工设计的方法，随着计算机软件和硬件技术水平的提高，EDA技术也不断进步，大致经历了下面三个发展阶段: （1）CAD阶段：20世纪70年代至80年代初，由于电子技术软件的功能较弱和个人计算机的普及度不高，人们主要借助于计算机对所设计的电路的性能进行模拟和预测；完成简单的版图绘制和PCB布局。
这是EDA技术发展的早起阶段。
（2）CAE阶段：20世纪80年代至90年代初，由于人们在设计方法学、设计工具集成优化方面取得了长足的进步，使得集成电路规模逐渐扩大，电子系统设计也逐步复杂，与CAD相比，又增加了电路功能设计和结构设计、工程设计、原理图输入、逻辑仿真、电路分析、自动布局布线、PCB后分析等功能。
由此EDA 进入CAE阶段。
（3）EDA阶段：20世纪90年代以来，由于微电子工艺的显著发展，促进了电子设计工具的不断改善。
尤其是进入21世纪以后，EDA技术得到了更快的发展。
使得EDA技术广泛应用于各个领域，IP核的SoC设计技术日趋成熟、SoPC技术步入实用化阶段、高速DSP实现成为了可能、复杂电子系统的设计和验证更加高效。
1.3EDA技术的发展趋势随着人们对设备功能和成本要求的越来越苛刻，EDA技术也在不断改进，就目前而言，EDA技术有以下三个大的发展趋势。
（1）高性能的EDA工具将得到进一步发展随着市场的需求增长，超大规模集成技术不断提高，超深亚微米（VDSM）工艺已经走向成熟；IC生产线的投资更为巨大，可编程逻辑器件开始进入传统的ASIC市场；电子系统成本降低，系统体积减小，设计效率提高，EDA工具盒IP核广泛应用；自动化和智能化程度不断提高，计算机硬件平台性能的不断提高为SoC设计提第2章方案设计1.1题目分析本次课程设计题目为4×4键盘扫描电路的设计。
要求通过查阅相关书籍资料，熟悉和初步掌握VHDL语言的语法及其功能，根据要求首先进行理论上的分析，深入分析4×4键盘扫描电路的原理，然后根据分析结果设计程序，进行上机的调试，通过Quartus4.1以上软件进行仿真，并记录仿真的结果。
1.2 矩阵键盘及显示电路设计思路矩阵键盘及显示电路能够将机械式4×4矩阵键盘的按键值依次显示到8个7段数码管上，每次新的按键值显示在最右端的第O号数码管上，原有第0～6号数码管显示的数值整体左移到第1～7号数码管上显示，见图1。
总体而言，矩阵键盘及显示电路的设计可分为4个部分：(1)矩阵键盘的行及列的扫描控制和译码。
该设计所使用的键盘是通过将列扫描信号作为输入信号，控制行扫描信号输出，然后根据行及列的扫描结果进行译码。
(2)机械式按键的防抖设计。
由于机械式按键在按下和弹起的过程中均有5～10 ms的信号抖动时间，在信号抖动时间内无法有效判断按键值，因此按键的防抖设计是非常关键的，也是该设计的一个重点。
(3)按键数值的移位寄存。
由于该设计需要在8个数码管上依次显示前后共8次按键的数值，因此对已有数据的存储和调用也是该设计的重点所在。
(4)数码管的扫描和译码显示。
由于该设计使用了8个数码管，因此需要对每个数码管进行扫描控制，并根据按键值对每个数码管进行7段数码管的译码显示。
1.3 设计思路1、循环输出行信号，检测列信号输入，将行列信号相并。
2、译键值。
3、去抖动。
在译没一个键值后，为了防止抖动，加了一个计算环节，一旦检测到列信号后，译码，紧跟着进入计数环节，此时键抖动不会进入其他环节，这样可以防止抖动。
４、数码管译码、循环显示。
电路的具体功能罗列如下：1) 采用4×4矩阵键盘作为操作数和操作符的输入设备。
2) 采用2位8段数码管作为输出显示设备，显示按下的数字及简单能。
3) 由于所有键盘在按下或者弹起的时候均有按键抖动，所以应该采用去抖电路，当检测到有按键按下去的时候，应该延时20ms后，再进行检测，如果仍有键盘按键被按下去的话，则进行键盘读值。
第3章电路设计2.1 矩阵键盘及显示电路的实现本文所设计的矩阵键盘及显示电路的电路符号如图2所示。
其中，clk为时钟信号输入端(频率可为1 024～32 768Hz);start为清零控制端;kbrow为列扫描信号输入端;kbeol为行扫描信号输出端;scan为数码管地址扫描信号输出端;seg7为数码管显示信号输出端。
2.1.矩阵键盘及显示电路的电路符号4×4键盘扫描电路的电路符号如图2所示。
其中clk1为时钟信号输入端，start1为开始信号输入端，kbcol1[3..0]为行扫描信号输出端，kbrow 1[3..0]为列扫描信号输入端，seg71[7..0]为八段显示控制信号输出端，scan1[2..0]为数码管地址选择控制信号输出端。
图2-12.3数码管显示译码模块设计数码管显示译码电路主要用来对实际的二进制数据装换为8段数码管的实际显示控制码，采用两个2位的8段共阴极数码管，数码管的显示方式有两种：静态显示和动态显示。
具体如下:静态显示方式：所谓静态显示就是指无论是多少位数码管，同时处于显示状态。
静态显示的优点是：数码管显示无闪烁，亮度高，软件控制比较容易；缺点是：需要的硬件电路较多（每一个数码管都需要一个锁存器），将造成很大的不便，同时由于所有数码管都处于被点亮状态，所以需要的电流很大，当数码管的数量增多时，对电源的要求也就随之增高。
所以，在大部分的硬件电路设计中，很少采用静态显示方式。
动态显示方式：所谓动态显示，是指无论在任何时刻只有一个数码管处于显示状态，每个数码管轮流显示。
动态显示的优点是：硬件电路简单（数码管越多，这个优势越明显），由于每个时刻只有一个数码管被点亮，所以所有数码管消耗的电流较小；缺点是：数码管亮度不如静态显示时的亮度高，例如有8个数码管，以1秒为单位，每个数码管点亮的时间只有1/8秒，所以亮度较低；如果刷新率较低，会出现闪烁现象；如果数码管直接与单片机连接，软件控制上会比较麻烦等。
显示译码方式如下：1) 时钟上升沿到来时分别对位选和段选进行译码。
2) 将输入的2bite位选数据译码成4比特数据控制数码管的2位，由于是共阴极数码管要选定相应的数码管则使该位位低电平，其它位为高电平即可，如：0000译码为0111_1111，对应于实验板上的左边第一位数码管。
3) 将输入的4bite段选数据译码为8比特数据控制8个LED的亮灭，最高位接A,最低位接小数点位DP。
若要显示0则对应的译码为8’b1111_1100。
第4章程序设计4×4键盘扫描电路用VHDL语言描述，全部代码由五个模块组成，其代码分别如下：3.1键盘扫描模块程序、原理图及仿真波形library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity saomiao isport( en: out std_logic;state: out std_logic_vector(1 downto 0);clk : in std_logic;kbrow : in std_logic_vector(3 downto 0);kbcol : out std_logic_vector(3 downto 0) );End saomiao ;architecture one of saomiao issignal count:std_logic_vector(1 downto 0);beginprocess (clk , kbrow)beginen <= not ( kbrow(0) or kbrow(1) or kbrow(2) or kbrow(3) );if( clk'event and clk='1') thenif not ( kbrow(0) or kbrow(1) or kbrow(2) or kbrow(3) )='1' thencount <=count + 1;end if;end if;end process;process(clk)beginif clk'event and clk='1' thencase count iswhen "00" => kbcol<= "0001";state <= "00"; when "01" => kbcol <= "0010";state <= "01"; when "10" => kbcol<= "0100";state <= "10"; when "11" => kbcol<= "1000";state <= "11"; when others => kbcol <="1111";end case;end process;End;图3-1按键数值输出模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shuju isport( at : out std_logic_vector(3 downto 0);tate: in std_logic_vector(1 downto 0);clk : in std_logic;brow : in std_logic_vector(3 downto 0));End shuju ;architecture one of shuju is Beginprocess(clk)beginif clk'event and clk='1' thencase tate iswhen "00"=>case brow iswhen "0001"=>at<="1111";when "0010"=>at<="1110";when "0100"=>at<="1101";When "1000"=> at<="1100";when others=>null;end case;when "01"=>case brow iswhen "0001"=>at<="1011";when "0010"=>at<="1010";when "0100"=>at<="1001";When "1000" => at<="1000";when others=>null;end case;when "10"=>case brow iswhen "0001"=>at<="0111";when "0010"=>at<="0110";when "0100"=>at<="0101";When "1000"=> at<="0100";when others=>null;end case;when "11"=>Case brow isWhen "0001"=> at<="0011";When "0010" => at <="0010";When "0100" => at <="0001";When "1000" => at <="0000";when others=>null;end case;end case;end if ;end process;End;图3-23.2整体电路程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity keyboard isport(start1 : in std_logic;Clk1 : in std_logic;kbrow1 : in std_logic_vector(3 downto 0);scan1 : out std_logic_vector(2 downto 0);kbcol1: out std_logic_vector(3 downto 0); seg71 : out std_logic_vector(7 downto 0));End keyboard ;architecture one of keyboard isComponent saomiaoport( en: out std_logic;state: out std_logic_vector(1 downto 0);clk : in std_logic;kbrow : in std_logic_vector(3 downto 0);kbcol : out std_logic_vector(3 downto 0) );End component;Component shujuport( at : out std_logic_vector(3 downto 0);tate: in std_logic_vector(1 downto 0);clk : in std_logic;brow : in std_logic_vector(3 downto 0));End component;Component dizfenpport( n: in std_logic;da : in std_logic_vector(3 downto 0);data : out std_logic_vector(3 downto 0);start : in std_logic;clk : in std_logic;scan : out std_logic_vector(2 downto 0) );End Component;Component yimaport( data : in std_logic_vector(3 downto 0);seg7 : out std_logic_vector(7 downto 0));End Component ;Signal a: std_logic;signal b:std_logic_vector(1 downto 0);signal c,d:std_logic_vector(3 downto 0);BeginU1: saomiao port map( clk=> clk1 , kbrow => kbrow1,kbcol=> kbcol1,en=> a,state=> b);U2: shuju port map(clk =>clk1, brow =>kbrow1, at => c, tate =>b );U3: dizfenp port map(n =>a, da=>c,data=>d,start =>start1, clk => clk1, scan => scan1);U4: yima port map(data=>d, seg7=> seg71);End architecture one ;第5章仿真及结果用QuartusⅡ软件平台对设计进行模拟仿真，得到4×4键盘扫描电路功能仿真结果如图3所示，时序仿真结果如图4所示。