集成电路中的晶体管及其寄生效应
《半导体集成电路》考试题目及参考答案
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
双极寄生
1.1.6 肖特基晶体管中的寄生pnp管
最近发现的另一寄生pnp管是在肖特基箝位 晶体管中的寄生横向pnp管。如图1.1.6a显 示了典型肖特基箝位npn管的剖面。
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肖特基晶体管中的寄生pnp管
肖特基二极管是这样形成的。通过延伸基区接触 窗口到外延上，并且在轻掺杂的外延区域接触处 引入铂硅化物。在一定的面积和电流密度下，肖 特基二极管比基区-外延二极管有更低的正向导通 压降，所以，当npn偏置到趋向于饱和时，肖特 基管开始导通，并且阻止了npn管基极电流的进 一步增加。同时，常规理论指出，电子注入到外 延，肖特基管将会导通，因此，在外延没有少子 (空穴)贮存。
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合并的npn管
有种办法可以允许同一外延岛内的两个npn 管，为了这种逻辑应用而合并，那就是在 两个npn的基区之间放置一块p型区域。给 这个p型区域适当的偏置，使其收集任何一 个npn管基区发射的空穴，阻止寄生电流流 到另一个基区，偏置在这个额外的p型区域 的电位是衬底电位，这是IC中的最低电位， 这个结果显示在图1.1.4b的中。
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合并的npn管
这是个普通的或非门电路。Q1和Q2管的集电极 短接在一起，很明显，通过用一个公共的外延区 做两个晶体管的集电极可以节约硅面积。当加信 号A或B是高电位（电位足够高，打开Q1或Q2并 且饱和），输出C是低电位。如果信号A为高，B 由高阻抗源驱动为低（被一个大电阻拉低），在 这种条件下，Q1将饱和，Q1的基区将注入空穴 到外延，Q2的基区作为集电区收集这些空穴，引 起B信号相对于其他逻辑门出高，正向电流将流 进Q3和其他任何连到B的npn管的基区。
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横向pnp管中的寄生pnp管
图1.1.7d
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横向pnp管中的寄生pnp管
集成电路试题库
半导体集成电路典型试题绪论1、什么叫半导体集成电路？【答案：】通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。
集成在一块半导体基片上。
封装在一个外壳内，执行特定的电路或系统功能。
2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写岀它们对应的英文缩写【答案：】小规模集成电路（SSI），中规模集成电路（MSI ），大规模集成电路（VSI），超大规模集成电路（VLSI ），特大规模集成电路（ULSI ），巨大规模集成电路（GSI）3、按照器件类型分，半导体集成电路分为哪几类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。
4、按电路功能或信号类型分，半导体集成电路分为哪几类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。
5、什么是特征尺寸？它对集成电路工艺有何影响？【答案：】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。
是衡量集成电路加工和设计水平的重要标志。
它的减小使得芯片集成度的直接提高。
6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】集成蔭--牛芯片上容帥的晶体莒的数目*辭畑:指包含我千上百于芯片的大圆硅片的玄径丄竝S1S4 :指段有封装的单个集成唱路“摩尔定律:集成电路的芯片的集咸度三年毎三年提四倍而加工尺寸缩屮远除分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，分析它的工作原7、理。
【答案：1T 二 CLJj 吗 MjkA —ir —该电路可以完成 NAND 逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS 管M kp ，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。
对于一般的动态组合逻辑电路，在评估阶段， A= “ H B= “ L ”荷被OUT 处和A 处的电荷分配，整体的阈值下降，可能导致OUT 的输出错误。
半导体集成电路课后答案
半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。
以下是由关于半导体集成电路的课后答案，希望大家喜欢!一，集成电路的根本制造工艺二，集成电路中的晶体管及其寄生效应三，集成电路中的无源元件四，晶体管-晶体管逻辑电路五，发射极耦合逻辑电路六，集成注入逻辑电路七，MOS反相器八，MOS根本逻辑单元九，MOS逻辑功能部件十，存储器十一，接口电路十二，模拟集成电路中的根本单元电路十三，集成运算放大器十四，MOS开关电容电路十五，集成稳压器十六，D/A，A/D变换器十七，集成电路设计概述十八，集成电路的正向设计十九，集成电路的芯片解剖二十，集成电路设计方法二十一，集成电路的可靠性和可测性设计简介二十二，集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态，此时在输出端可得到 VO=VOH，电路输出高电平。
2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态，此时在输出端可得到 VO=VOL，电路输出低电平。
3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似)。
4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。
5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。
6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。
7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。
8 逻辑摆幅VL-输出电平的最大变化区间，VL=VOH-VOL。
9 过渡区宽度VW-输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。
10 低电平噪声容限VNML-输入低电平时，所容许的最大噪声电压。
其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。
11高电平噪声容限VNMH-输入高电平时，所容许的最大噪声电压。
集成电路科学与工程导论 第三章 集成电路晶体管器件
发展趋势-摩尔定律
「按比例缩小定律」（英文：Scaling down）“比例缩小”是指，在电场 强度和电流密度保持不变的前提下，如果MOS-FET的面积和电压缩小到 1/2，那么晶体管的延迟时间将缩短为原来的1/2，功耗降低为原来的1/2。 晶体管的面积一般为栅长(L)乘以栅宽(W)，即尺寸缩小为原来的0.7倍：
仅变得越来越小，在器件结构和材料体系上也经过了多次重大变革
集成电路器件发展趋势
国际半导体技术蓝图（International Technology Roadmap for Semiconductors，ITRS）
目录
一．晶体管器件概述 二．金属-氧化物-半导体场效应晶
体管技术 三．绝缘体上晶体管技术 四．三维晶体管技术 五．其他类型晶体管器件
环栅场效应晶体管
「环栅场效应晶体管」（英文：GAAFET） 技术的特点是实现了栅极对沟道的四面包 裹，源极和漏极不再和基底接触，而是利 用线状或者片状（平板状）的多个源极和 漏极垂直于栅极横向放置，实现MOSFET 的基本结构和功能
栅极G
栅极G
硅
硅 (a)
纳米线
硅 (b)
纳米片
平面型 垂直型
互补场效应管
栅极G
n+
e-
n+
p-衬底 (a)
栅极G
n+
e-
n+
氧化物埋层（BOX）
p-衬底 (b)
优势：氧化物埋层降低了源极和漏极之间的寄生电容，大幅降低了会影响器件 性能的漏电流；具有背面偏置能力和极好的晶体管匹配特性，没有闩锁效应， 对外部辐射不敏感，还具有非常高的晶体管本征工作速度等；
挑战：存在一定的负面浮体效应；二氧化硅的热传导率远远低于硅的热传导率 使它成为一个天然“热障” ，引起自加热效应；成本高昂。
最新半导体集成电路部分习题答案(朱正涌)
半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。
提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ， 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下：答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。
第二章 集成电路中的元器件及其寄生效应
Cj = Cc+ Ce
C p= C s
有寄生PNP管
P+
B E N P
+
C N
+
N–-epi P-Sub
P+
4. C开路，Ic=0击穿电压低于BC短接
VF=VBEF
BV=BVBE
Cj = Ce
Cp= Cc*Cs /(Cc+ Cs）
有寄生PNP管 P+ E B N P
+
齐纳二极管的特性要求
①动态电阻小 ②击穿电压稳定 ③噪声小
一般用BE结，缺点： 在表面处两侧浓度都 最高，且易受表面影 响 E B N P
+
VBO
I V
C N
+
P+
N–-epi P-Sub
P+
§2-6 肖特基二极管及肖特基晶体管
思考题
1.肖特基二极管的特点是什么？ 2.肖特基晶体管的结构和工作原 理是什么？ 3.设计肖特基二极管和肖特基晶 体管时应注意什么？
I2 = -F 1 -C B 1 SR
IES (eVBE/VT-1) B I VBC/VT-1) ICS (e B ISS (eVSC/VT-1)
VB
C
N P
C
IC IS
VSC
I
3
结电压 结电流 端电流
I A= 1 V I2 V
BE=0 SC=0
S
BE=0 BC=0
= -R = -F
I C= 2 V I3 V
从上面的分析可以看出，半导体的导电能力随外加电场强度的变化而变化， MOS管正是利用这种半导体的表面场效应原理而进行工作的。
寄生效应
1.0 双极寄生在集成电路中，用反偏pn结隔离双极器件，存在一些潜在的寄生效应，同时，在一单外延区域集成一个以上器件也产生了更可能的寄生效应。
此寄生效应大多数是以不希望的pnp或npn晶体管出现。
所以，这个章节将不着重分析双极晶体管中寄生电容与寄生电阻的混合模式，但会着重关注由寄生pnp或npn管产生的电路工作中的变化。
因为结隔离的IC中，所有器件公用一个电衬底，电路同一性直接依赖于版图。
由于这些原因，设计工程师将会仔细观察IC的版图，约占设计工作的50%，可能的寄生以及它们对电路工作的影响将会用容易理解的电子/空穴注入理论完全的评价，连同IC的真正环境以及电路如何在那样的环境中工作一起完整的评价。
1.1 寄生pnp1.1.1 npn中的寄生pnp单块结隔离电路的npn管的剖面图如图1.1.1a所示，p隔离和p衬底区域通常相对于npn集电区n外延区域是反偏的。
不管怎样，这些隔离和衬底区域指出了在npn结构中可能的寄生pnp管，这个pnp是由npn的p型基区，连同npn的n型外延，以及p型隔离岛/衬底形成的。
npn的p型基区既可以是寄生pnp的发射极，也可以是集电极。
正常工作下，衬底相对于外延是偏置很负的，如果npn是正向导通，那么，寄生可以看作是一个对衬底的反偏二极管和衬底与外延电容并联。
npn的饱和将会允许寄生pnp管开始工作，当npn饱和，bc结正偏，这也会使两个可能的寄生pnp中的其中一个的be结正偏，如图1.1.1b。
npn的基区现在也是衬底pnp的发射极，npn的外延是pnp 的基极，衬底是pnp的集电极。
在这种工作模式下，npn基区向外延注入空穴，这个空穴电流的一部分将会在外延复合掉。
不管怎样，相当多的空穴将会被衬底/隔离收集。
这些空穴来源于npn的正向基极电流，这个结果在npn饱和区Ie<Ic+Ib。
这个能被看作是将基极电流的一部分直接分流到衬底。
如果npn被在基极的一个低阻源驱动进入饱和区，寄生pnp将会引导大量的空穴电流到衬底。
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NPN晶体管的共基极连接，
晶体管表示黑匣子
I C A21
e
/ kT
qVB C 1 A e 12
22
qVB E / kT
1 A e
/ kT
1
qVB C / kT
1
5
式中Aij为晶体管内部设计系数（耦合系数）。这里输入电 流IE和输出电流IC用输入电压VBE和输出电压VBC表征。
6
EM模型 （Ebers and Moll，1954）最简单的模型
1、基本模型
由两个背靠背的二极管和两个电流源组成
假设正反向电流相互独立，在大注入时不适用
模型参数： IFO，IRO
F , R
四个参数中只有三个 是独立变量
VBE I F I Fo exp V th VBC I R I Ro exp V th 1 1
2.1 BJT的模型
器件模型－把器件的物理参数与器件的端特性相联系－数学描述
设计器件
BJT模型分类
设计电路
模型的精度和复杂度
直流模型（大信号）
交流模型（小信号）
瞬态模型（突变信号）
EM模型 （Ebers-Moll model) GP模型 （Cummel－Poon model） 电荷控制模型
1
p-n结二极管的分析和模拟是双 极结型晶体管（BJT）原理和 模拟的基础。 BJT是由两个背靠背的p-n结， 并由一个半导体薄区串联而成 的。 在发射结处于正向偏压（低阻 抗），而集电极处于反向偏压 （高阻抗）下，由发射结注入 的少子电流几乎全部输运到集 电结，使器件具有放大作用。 当器件状态处于有源区时，就 有功率增益。
I E R I R I F
F I FO R I RO
IC F I F I R
I B (1 F ) I F (1 R ) I R
7
2、改进的EM模型 计入了串联电阻、耗尽电容、并用电流源描述early效应
8
9
10
2.2 集成双极晶体管的有源寄生效应
加上Kirch VBC VCE 0
构成四个方程。假如Aij确定的话，四个 方程中还有6个未知的电流和电压参数。 如果给出二个电流或电压值，其它四个 电流与电压值就可确定。这四个公式对 于晶体管模拟是非常有用的，尤其是在 计算机辅助电路分析中，而且并不仅仅 限制在低水平注入条件。这些方程通常 称为Ebers-Moll方程。
双极型逻辑IC中，广泛使用的有源器件 是NPN管，二极管可利用不同的晶体管或单 独的pn结制得，设计时要考虑：芯片利用率 和寄生效应。 有源寄生效应影响集成电路的直流特性 和瞬态特性，是极其有害的；而无源寄生仅 影响电路的瞬态特性。
11
双极晶体管包括NPN管和PNP管，而集成双极晶体管是以NPN管为主。
B
发 射 区
E
n+
P
B
外延层(集电区) Nepi
C
基 区
低阻衬底N+
C 分离双极型NPN晶体管（BJT）的结构
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集成电路中的元件都做在同一衬底上， 因此，其结构与分离器件有很大的不同。
所谓理想本征集成双极型晶体管，是指在
对其进行分析时，不考虑寄生效应。 实际IC中的晶体管结构，具有系列多维 效应。但在近似分析其直流特性时，可简化 为一维结构。
NPN
C(N) E
N + P N P
剖 面 P+ 图
P-Sub
E B N P
+
C
N+
N–-epi
P+
等 效 B 结 构 图
C S
4
Ebers and Moll 晶体管方程
为了更容易地分析含有BJT的电子 电路，通常将BJT模拟为二端电路元件。 用二个电流和二个电压足以能分析BJT 的工作原理，这里将BJT模拟为黑匣子 （black box）。NPN晶体管的共基极连 接如图所示，图中表示输入电流IE和电 压VBE，以及输出电流IC和电压VBC。 BJT可以看作二个耦合的二极管，其电 流-电压方程与二极管的电流-电压方程 相类似。事实上，这些方程可为：
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集成NPN的结构与寄生效应
为了在一个基片上制造出多个器件， 必须采用隔离措施，pn结隔离是一种常用 的工艺。在pn结隔离工艺中，典型NPN集 成晶体管的结构是四层三结构，即NPN管 的高浓度n型扩散发射区-NPN管的p型扩散 基区-n型外延层（NPN管的集电区）-p型 衬底四层，以及四层之间的三个pn结这样 的工艺结构。
NPN双极型 晶体管示意图
2
NPN BJT是两个半导体晶体的n型 区由中间的p型区耦合起来的；而PNP BJT是两个p型区由中间的n型区耦合起 来的。实际上，所有三个区域都是半导 体单晶的一部分。在这种器件中，电流 的描述涉及空穴和电子的运动，所以称 作为双极型晶体管。
3
2.1.1 集成NPN晶体管的结构 平 面 图 等 效 B(P) 电 路 PNP 图 S(P) E(N+)
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IE
IB
I1 I2 I3 I S’
IC
图2.1 NPN晶体管的结构示意图 15
由于存在寄生PNP晶体管，因此与分立晶体 管有很大的差别。实际的集成电路中，衬底始终
结最负电位，以保证各隔离岛之间的电绝缘，所
以寄生PNP不会严重影响集成电路的正常工作。
模拟IC中，NPN: 截止区和正向工作区→寄
生PNP发射结是反偏的； 数字IC中，NPN: 饱和或反向工作状态→寄生 PNP处于正向工作区。所以对数字集成电路来说， 减小寄生PNP管的影响显得特别重要。
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集成NPN管的寄生效应
rcs
寄生PNP 管EB结 寄生PNP 管BC结
Ccs
Ccs
rcs
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集成NPN管的有源寄生效应
四层三结结构 ：典型集成晶体管的四层三结结构-指NPN管的高浓度n型扩散发射区N+-NPN管的p型扩 散基区-n型外延层（NPN管的集电区）nepi （ epitaxial 外延的）-p型衬底四层p-Si ，以及四层 之间的三个pn结这样的工艺结构EB（ Emitter— Base ）结 、BC（ Base-Collector ）结、 CS结 （ Collector-Substrate ） 。 寄生PNP管处于放大区的三个条件： (1) EB结正偏（即NPN管的BC 结正偏） (2) BC结反偏（即NPN管的CS 结反偏） (3) 具有一定的电流放大能力（一般 pnp=1~3） 其中，条件(2)永远成立，因为pn结隔离就是要求衬底 P+隔离环接到最低电位。条件(3)一般也很容易达到。 18 条件(1)能否满足则取决于NPN管的工作状态。