xilinx vivado的五种仿真模式和区别
XilinxVivado的使用详细介绍（3）：使用IP核--转载
XilinxVivado的使⽤详细介绍（3）：使⽤IP核--转载IP核（IP Core）Vivado中有很多IP核可以直接使⽤，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。
IP核类似编程中的函数库（例如C语⾔中的printf()函数），可以直接调⽤，⾮常⽅便，⼤⼤加快了开发速度。
⽅式⼀：使⽤Verilog调⽤IP核这⾥简单举⼀个乘法器的IP核使⽤实例，使⽤Verilog调⽤。
⾸先新建⼯程，新建demo.v顶层模块。
（过程参考上篇⽂档）添加IP核点击Flow Navigator中的IP Catalog。
选择Math Functions下的Multiplier，即乘法器，并双击。
将弹出IP核的参数设置对话框。
点击左上⾓的Documentation，可以打开这个IP核的使⽤⼿册查阅。
这⾥直接设置输⼊信号A和B均为4位⽆符号型数据，其他均为默认值，点击OK。
稍后弹出的窗⼝，点击Generate。
⽣成的对话框直接点Ok。
综合选项中的Global表⽰只⽣成RTL代码，然后与整个⼯程⼀起参与综合，Out of context per IP表⽰⽣成后⽴即综合。
调⽤IP核选择IP Sources，展开并选择mult_gen_0 - Instantiation Template - mult_gen_0.veo，可以打开实例化模板⽂件。
如图，这段代码就是使⽤Verilog调⽤这个IP核的⽰例代码。
将⽰例代码复制到demo.v⽂件中，并进⾏修改，最终如下。
代码中声明了⽆符号型的4位变量a和b，分别赋初值7、8，作为乘数使⽤；⽆符号型的8位变量p，⽤于保存计算结果。
clk为Testbench编写的周期20ns的时钟信号；mult_gen_0 Mymult_gen_0 (...)语句实例化了mult_gen_0类型的模块对象Mymult_gen_0，并将clk、a、b、p作为参数传⼊。
vivado使用手册
Vivado是一款由Xilinx公司开发的集成开发环境（IDE），主要用于FPGA的设计和开发。
以下是Vivado的基本使用手册：
1. 打开Vivado软件，创建一个新工程：点击“Create New Project”，在弹出的界面上填写工程名并选择保存位置。
在选择工程类型时，选择RTL Project（一般为RTL工程）。
2. 在新工程中添加源文件：在新建的工程中，右键点击工程名，选择“Add Sources”来添加Verilog源文件。
在弹出的对话框中选择“OK”和“Yes”完成设计文件的新建。
3. 编写代码：在Sources文件夹中双击新建的设计文件，即可在右边的代码编辑区进行代码的编写。
4. 运行仿真：在编写完代码后，需要进行仿真测试。
在工程名上右键选择“New Run Block”，选择仿真语言为混合语言，然后点击“OK”。
在仿真界面中设置仿真参数，然后点击“Run”开始仿真。
5. 生成比特流：在仿真通过后，需要生成比特流文件以便将设计烧录到FPGA芯片中。
在工程名上右键选择“Generate Bitstream”，在弹出的界面中选择目标语言为Verilog，然后点击“OK”。
等待生成比特流文件的完成。
6. 下载到FPGA：将生成的比特流文件下载到FPGA芯片中进行实际测试。
可以使用Vivado提供的Tcl命令或者第三方工具进行下载。
以上是Vivado的基本使用流程，具体操作可能会根据不同的版本和实际需求有所不同。
建议参考Xilinx提供的官方文档和教程进行学习。
FPGA从串加载模式概述
1．FPGA从串加载模式概述基带板上采用的FPGA是Xilinx公司Virtex-II系列XC2V3000，其配置文件的下载模式有5种：主串模式（master serial）、从串模式（slave serial）、主并模式（master selectMAP）、从并模式（slave selectMAP）、JTAG模式。
其中，JTAG模式在开发调试阶段使用。
其余四种下载模式，可分为串行下载方式和并行下载方式。
串行下载方式和并行下载方式都有主、从2种模式。
主、从模式的最大区别在于：主模式的下载同步时钟（CCLK）由FPGA提供；从模式的下载同步时钟（CCLK）由外部时钟源或者外部控制信号提供。
主模式对下载时序的要求比从模式严格得多。
因此从处理机易于控制下载过程的角度，一般选择使用从串模式或从并模式。
本设计采用从串模式进行FPGA配置，可以使实现相对简单，并且能够减少占用MPC8260的资源。
在从串模式下，进行FPGA程序加载仅需要使用五个信号引脚，此外还需要设置M[2:0]信号以选择配置模式。
所使用引脚的详细描述见下表2．从串模式下载时序和过程从串模式的配置过程将配置比特流载入到FPGA，有四个主要阶段：清除配置内存初始化载入配置数据设备启动1．上电：The V CCINT power pins must be supplied with a 1.5 V source. (Refer to the Virtex-II DataSheet for DC characteristics.) The IOB voltage input for Bank 4 (V CCO_4) and the auxiliaryvoltage input (V CCAUX) are also used as a logic input to the Power-On-Reset (POR)circuitry. Even if this bank is not being used, V CCO_4 must be connected to a 1.5 V or greater source.2．清除配置内存在内存清除阶段，非配置I/O管脚为带有可选上拉电阻的三态。
VIVADO下ILA使用指南
VIVADO下ILA使用指南1000字VIVADO（Vivado Integrated Development Environment）是Xilinx公司推出的一种集成化开发环境，它可以帮助工程师更快地开发、测试和部署FPGA设计。
ILA（Integrated Logic Analyzer）是Vivado中的一个调试工具，可以用于验证设计中的逻辑。
本文将针对Vivado中的ILA工具的使用方法进行详细介绍。
一、创建ILA核1. 在Vivado的工具栏中，选择“打开系统”并打开设计文件。
2. 打开工具栏的“IP目录管理器”，然后单击“添加IP”按钮。
3. 在“添加或创建IP”的弹出窗口中，选择“创建新的IP”。
4. 在“创建新IP”的弹出窗口中，输入IP名称、IP版本和分类。
5. 单击“下一步”按钮，在“IP的核选项”窗口中选择“可编辑的调试核”，然后单击“下一步”。
6. 在“IP的端口和接口”窗口中设定输入和输出端口的名称、宽度和方向。
7. 单击“下一步”，输入IP的注册信息，然后单击“完成”按钮。
8. 完成后，Vivado会在当前设计项目的IP目录中生成新的ILA核。
二、添加到设计中1. 在源代码窗口右键单击需要添加ILA的模块，选择“加入调试核”。
2. 在“ILAv1_0”核的实例化窗口中，输入该模块的名称和实例化名称，然后单击“完成”。
3. 完成后，Vivado会为模块实例自动添加模块实例的ILAv1_0模块。
三、设置ILA1. 单击 ILA 组件名，在组件配置窗口中配置以下参数：2. Trigger port：避免浪费显示缓存器的空间。
3. Trigger阈值：指定何时开始捕获跟踪信息。
4. Capture Mode：捕获模式分为“单次”和“连续”。
5. Trigger Condition：触发条件定义为何时捕获跟踪信息。
6. Probe列表：这是将要跟踪的变量列表。
四、生成bit文件1. 选择“生成精简综合设计”。
vivado implementation策略
Vivado Implementation 策略Vivado 是由赛灵思公司（Xilinx）推出的一款集成电路开发工具，专门用于 FPGA／CPLD 的设计、仿真、调试和实现。
Vivado Implementation 策略指的是在使用 Vivado 进行 FPGA 设计时，针对不同的项目需求和目标硬件评台，制定合适的实现策略，以优化设计的性能、功耗和资源利用率。
下面我们来探讨一些常见的 Vivado Implementation 策略。
一、时序约束优化在 FPGA 设计中，时序约束的准确性对于设计的性能至关重要。
通过合理地设置时序约束，可以确保设计在目标时钟频率下能够正常工作，并且最大化地利用 FPGA 资源。
时序约束还可以帮助 Vivado 在实现过程中更好地优化逻辑综合和布局布线，进而提高设计的时序稳定性和抗干扰能力。
在进行 Vivado Implementation 时，需要仔细分析设计中的关键路径，准确设置时序约束，并根据需要进行时序优化，以达到设计的性能指标。
二、资源利用率优化在 FPGA 设计中，资源利用率优化是指在实现过程中最大化地利用FPGA 提供的逻辑单元、存储单元和 DSP 资源，以及减少设计对资源的竞争和冲突。
为此，在进行 Vivado Implementation 时，可以采取一些策略来优化资源利用率，例如合并逻辑、减少冗余逻辑、优化存储器结构、合理分配 DSP 资源等。
通过合理的资源利用率优化，可以有效降低设计的成本和功耗，提高设计的可靠性和稳定性。
三、功耗优化随着移动设备、物联网、人工智能等应用的不断发展，对于 FPGA 设计的功耗要求也越来越高。
在 Vivado Implementation 过程中，需要采取一些策略来优化设计的功耗。
可以通过减少逻辑单元、优化时钟管理、采用低功耗 IP 核等方式来降低设计的功耗。
还可以利用Vivado 提供的功耗分析工具来评估设计的功耗情况，进一步优化设计的功耗性能。
vivado仿真库编译
vivado仿真库编译Vivado是一种常用的FPGA设计工具，它提供了丰富的库资源，可以用于仿真和编译。
本文将介绍如何使用Vivado仿真库进行编译。
我们需要了解Vivado仿真库的基本概念和用途。
Vivado仿真库是一组预先编译好的模块和函数，用于在仿真环境中模拟FPGA设计的功能和行为。
它们提供了各种常用的功能模块，如时钟生成器、计数器、存储器等，以及各种常用的函数库，如数学函数、字符串处理函数等。
使用这些库可以方便地构建和测试FPGA设计。
在Vivado中，编译仿真库非常简单。
首先，我们需要打开Vivado 软件，并创建一个新的工程。
然后，在工程导航器中选择“仿真”选项，并打开仿真设置。
在仿真设置中，我们可以选择要使用的库文件，并将其添加到工程中。
Vivado提供了许多不同类型的仿真库，包括VHDL库、Verilog库、IP库等。
我们可以根据需要选择适合的库文件。
例如，如果我们使用VHDL语言进行设计，就可以选择VHDL库文件。
同样，如果我们使用Verilog语言进行设计，就可以选择Verilog库文件。
此外，Vivado还提供了许多常用的IP库，如AXI接口库、DDR存储器库等，可以方便地在设计中使用。
在选择库文件后，我们需要将其添加到工程中。
在Vivado的工程导航器中，右键单击“仿真”选项，并选择“添加仿真库”。
然后，我们可以选择要添加的库文件，并将其导入到工程中。
导入后，Vivado会自动将库文件编译为仿真模型，并将其添加到仿真库中。
一旦库文件添加到工程中，我们就可以在设计中使用这些库了。
例如，如果我们需要使用时钟生成器模块，可以在设计中实例化该模块，并通过仿真库调用其功能。
类似地，如果我们需要使用数学函数库，可以在设计中引用该库，并调用其中的函数。
编译仿真库后，我们可以使用Vivado的仿真工具进行测试。
首先，我们需要创建一个仿真测试台，并将设计和仿真库添加到该测试台中。
然后，我们可以设置仿真参数，并运行仿真。
[Xilinx]Modelsim独立仿真Vivado生成的PLL核
![[Xilinx]Modelsim独立仿真Vivado生成的PLL核](https://img.taocdn.com/s3/m/c59eb1c4b04e852458fb770bf78a6529647d350d.png)
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Vivado更为便捷的是直接提供GUI按钮来一键编译Modelsim仿真所需的库（当然，并非所有都编译）。
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喜欢使用Modelsim工具独立进行代码的仿真。也不是Vivado自带的不好（至少目前的小代码没啥影响）
只是在一个vivado工程进行仿真时，添加文件的功能没用太明白，好烦！
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大前提：和Altera一样，也是需要先将底层的模块编译为库。这个步骤其实是一劳永逸。编译一次，以后
仿真用到时，只需添加使用到的编译库的目录即可，节省时间成本。
EDA Tools： 1、Vivado 2015.1(64-bit) 2、Modelsim SE-64 10.1c
[Xilinx]Modelsim独立仿真 Vivado生成的 PLL核
Time：
2016.05.26
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试验过程：
1、最开始tb里面是没有第18行的。
然后，源码添加tb.v、pll_name.v和pll_name_clk_wiz.v这三个模块。
这时，会提示pll_name_clk_wiz模块里面例化到的一些底层模块找不到。
具体是：
Instantiation of 'PLLE2_ADV' failed.
接着，再切换到Design标签，展开work，选择tb（最顶层模块），然后选择ok。 3、但发现还是有问题！截图如下：
Xilinx Vivado zynq7000 入门笔记
IP Integrator flow1.创建RTL工程2.创建IP Integrator Block Design3.添加zynq 处理器ip中搜索zynq，添加zynq7 Processing System，其中的BFM版本为先前的IP处理器版本。
鼠标右键点击FIXED_IO和DDR接口，选择make external，连接到芯片外部。
但此时处理是完全未经过配置的，双击处理器进行配置。
自动添加的外部接口：（参考ug585文档）FIXED_IO, 是专用的内部固化的外设IO，作用？54个MIO口，DDR_VRN,DDR_VRP: DDR DCI voltage reference pins, refer to UG933, Zynq-7000 AP SoC PCB Design and Pin Planning Guide.PS_SRSTB: Debug system reset, active Low. Forces the system to enter a reset sequence.PS_CLK: System reference clockPS_PORB: Power on reset, active lowDDR接口，处理器ddr内存寻址接口；M_AXI_GP0_ACLK,M_AXI_GP0,在PS-PL Configuration中可取消对GP Master AXI Tnterface的选择FCLK_CLK0：PL Pabric Clocks，不使用可在Clock Configuration 中disable。
FCLK_RESET0_N：时钟复位使能，可在General中disable 。
4.配置processing System，配置处理器内部控制模块的详细功能与特性查看：Soc Technical Reference manual/support/documentation/user_guides/ug585-Zynq-7000-TRM.pdf通用配置：（1）MIO配置：Bank0与Bank1分区的IO对应FPGA处理器可配置的IO，由硬件决定电平还是芯片已经指定电平？由硬件决定。
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器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元 件，无法进行仿真。Xilinx 公司的集成开发环境 ISE 中并不支持综合后仿 真，而是使用映射前门级仿真代替，对于 Xilinx 开发环境来说，这两个仿真 之间差异很小。 三、时序仿真 （后仿真） 在设计流程中的最后一个仿真是时序仿真。在设计布局布线完成以后可以 提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提 供一个 SDF 时序标注文件（Standard Delay format Timing Anotation）。SDF 时 序标注最初使用在 Verilog 语言的设计中，现在 VHDL 语言的设计中也引用 了这个概念。对于一般的设计者来说并不需知道 SDF。 总结 行为级仿真时必须的，能够确保你所设计功能是正确的，综合后时序仿真 是有必要的，能够排除大部分的时序问题，至于后仿真，只能是解决疑难杂 症时再采取的大招，非常费时间，一般不建议做后仿真。
数字电路设计中一般包括 3 个大的阶段：源代码输入、综合和实现，而电 路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真 可以分为 RTL 行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓 的模型不仅适合 FPGA/CPLD 设计，同样适合 IC 设计。 一、RTL 行为级仿真 在大部分设计中执行的第一个仿真将是 RTL 行为级仿真。这个阶段的仿 真可以用来检查代码中的语法错误以及代码行为的正确性，其中不包括延时 信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿 真也可以做到与器件无关。因此在设计的初期阶段不使用特殊底层元件即可 以提高代码的可读性、可维护性，又可以提高仿真效率，且容易被重用。（绝 大部分设计人员将这个阶段的仿真叫功能仿真！） 二、综合后门级功能仿真 （前仿真） 一般在设计流程中的第二个仿真是综合后门级功能仿真。绝大多数的综合 工具除了可以输出一个标准网表文件以外，还可以输出 Verilog 或者 VHDL 网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用 来做仿真使用，而输出的 Verilog 或者 VHDL 网表可以用来仿真，之所以叫 门级仿真是因为综合工具给出的仿真网表已经是与生产厂家的器件的底层元 件模型对应起来了，所以为了进行综合后仿真必须在仿真过程中加入厂家的