去耦电容的选取
电容去耦原理(解释十分透彻)
电容退耦原理采用电容退耦是解决电源噪声问题的主要方法。
这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。
对于电容退耦，很多资料中都有涉及，但是阐述的角度不同。
有些是从局部电荷存储（即储能）的角度来说明，有些是从电源分配系统的阻抗的角度来说明，还有些资料的说明更为混乱，一会提储能，一会提阻抗，因此很多人在看资料的时候感到有些迷惑。
其实，这两种提法，本质上是相同的，只不过看待问题的视角不同而已。
为了让大家有个清楚的认识，本文分别介绍一下这两种解释。
4.1 从储能的角度来说明电容退耦原理。
在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。
其原理可用图1 说明。
图1 去耦电路当负载电流不变时，其电流由稳压电源部分提供，即图中的I0 ，方向如图所示。
此时电容两端电压与负载两端电压一致，电流Ic 为0 ，电容两端存储相当数量的电荷，其电荷数量和电容量有关。
当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。
但是稳压电源无法很快响应负载电流的变化，因此，电流I0 不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。
但是由于电容电压与负载电压相同，因此电容两端存在电压变化。
对于电容来说电压变化必然产生电流，此时电容对负载放电，电流Ic 不再为0 ，为负载芯片提供电流。
根据电容等式：公式1 ）只要电容量C 足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求。
这样就保证了负载芯片电压的变化在容许的范围内。
这里，相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。
储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。
从储能的角度来理解电源退耦，非常直观易懂，但是对电路设计帮助不大。
从阻抗的角度理解电容退耦，能让我们设计电路时有章可循。
去耦电容、旁路电容、滤波电容的选择和区别
区别去耦电容去除在期间切换时从⾼高配到配电⽹网中的RF能量量储能作⽤用，供局部化的直流电源,减少跨板浪涌电流在VCC 引脚通常并联⼀一个去耦电容，电容同交隔直将交流分量量从这个电容接地有源器器件在开关时产⽣生的⾼高频开关噪声江燕电源线传播，去耦电容就是提供⼀一个局部的直流给有源器器件，减少开关噪声在板上的传播并且能将噪声引导到地。
如果主要是为了了增加电源和地的交流耦合，减少交流信号对电源的影响，就可以称为去耦电容;旁路路电容从元件或电缆中转移出不不想要的共模 RF 能量量。
这主要是通过产⽣生 AC 旁路路消除⽆无意的能量量进⼊入敏敏感的部分，另外还可以提供基带滤波功能(带宽受限)。
在电路路中，如果电容起的主要作⽤用是给交流信号提供低阻抗的通路路，就称为旁路路电容;电⼦子电路路中，去耦电容和旁路路电容都是起到抗⼲干扰的作⽤用，电容所处的位置不不同，称呼就不不⼀一样了了。
对于同⼀一个电路路来说，旁路路(bypass)电容是把输⼊入信号中的⾼高频噪声作为滤除对象，把前级携带的⾼高频杂波滤除，⽽而去耦 (decoupling)电容也称退耦电容，是把输出信号的⼲干扰作为滤除对象。
滤波电容选择经过整流桥以后的是脉动直流，波动⽅方位很⼤大，后⾯面⼀一般⽤用⼤大⼩小两个电容⼤大电容⽤用来稳定输出，因为电容两端电压不不能突变，可以使输出平滑，⼩小电容⽤用来滤除⾼高频⼲干扰，使输出电压纯净，电容越⼩小，谐振频率越⾼高，可滤除的⼲干扰频率越⾼高容量量的选择⼤大电容,负载越重，吸收电流的能⼒力力越强，这个⼤大电容的容量量就要越⼤大⼩小电容，凭经验，⼀一般104 即可1、电容对地滤波，需要⼀一个较⼩小的电容并联对地，对⾼高频信号提供了了⼀一个对地通路路。
2、电源滤波中电容对地脚要尽可能靠近地。
3、理理论上说电源滤波⽤用电容越⼤大越好，⼀一般⼤大电容滤低频波,⼩小电容滤⾼高频波。
4、可靠的做法是将⼀一⼤大⼀一⼩小两个电容并联,⼀一般要求相差两个数量量级以上,以获得更更⼤大的滤波频段.滤波电容电源和地直接连接去耦电容1.为本集成电路路蓄能电容2.滤除该期间产⽣生的⾼高频噪声，切断其通过供电回路路进⾏行行传播的通路路3.防⽌止电源携带的噪声对电路路构成⼲干扰滤波电容的选⽤用原则在电源设计中,滤波电容的选取原则是: C≥2.5T/R其中: C 为滤波电容,单位为UF; T 为频率, 单位为Hz,R 为负载电阻,单位为Ω当然,这只是⼀一般的选⽤用原则,在实际的应⽤用中,如条件(空间和成本)允许,都选取C≥5T/R.PCB制版电容的选择⼀一般的10PF 左右的电容⽤用来滤除⾼高频的⼲干扰信号,0.1UF 左右的⽤用来滤除低频的纹波⼲干扰,还可以起到稳压的作⽤用。
去耦电容的选择、容值计算和布局布线
去耦电容的容值计算和布局布线有源器件在开关时产生的高频开关噪声将沿着电源线传播。
去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播， 和将噪声引导到地。
去耦电容的容值计算去耦的初衷是：不论I C对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。
使用表达式：C⊿U=I⊿t由此可计算出一个I C所要求的去耦电容的电容量C。
⊿U是实际电源总线电压所允许的降低，单位为V。
I是以A（安培）为单位的最大要求电流；⊿t是这个要求所维持的时间。
x i l i n x公司推荐的去耦电容容值计算方法：推荐使用远大于1/m乘以等效开路电容的电容值。
此处m是在I C的电源插针上所允许的电源总线电压变化的最大百分数，一般I C 的数据手册都会给出具体的参数值。
等效开路电容定义为：C=P/(f U^2)式中：P——I C所耗散的总瓦数；U——I C的最大D C供电电压；f——I C的时钟频率。
一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出I C所要求的总去耦电容值。
然后还要把结果再与连接到相同电源总线电源插针的总数相 除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。
去耦电容选择不同容值组合的原因：在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1u F与10u F），基本的出发点是分散串联谐振以获得一个较宽频率范 围内的较低阻抗。
电容谐振频率的解释：由于焊盘和引脚的原因，每个电容都存在等效串联电感（E S L），因此自身会形成一个串联谐振电路，L C串联谐振电路存在一个谐振频率，随着电力的频 率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效 果，如下图所示。
因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
电容的容值选择一般取决于电容的谐振频率。
电源的去耦
这里再介绍一下电源去耦电路参数的选择：C1的选择： c1=K*I*tr/U,这里假设电源提供电流为I，tr为brust时间，即电压变化稳定前后的时间。
K通常取10，是经验比例。
参数含义见图11。
(粘不上)一般应用时取电容标称值在计算值附近就可以了。
C2的选择：C2为高频陶瓷电容，一般在0.1uF以下取值。
本文来自: 原文网址：/articlescn/basic/0075647.html电源的去耦模电书上讲的去耦大多是讲电源的去耦，就是一个电路的各个单元共用同一电源供电，为了防止各单元之间的耦合，需加去耦电路。
造成耦合的原因有：数字电路——在电平翻转时的瞬间会有较大的电流，且会在供电线路上产生自感电压。
功率放大电路——因电流较大，此电流流过电源的内阻和公共地和电源线路时产生电压，使得电源电压有波动。
高频电路——电路中有高频部分因辐射和耦合在电源上产生干扰。
这些干扰会对同一供电电路中的对电源电压较敏感或精度要求较高的部分，比如微弱小信号放大器、AD转换器等产生干扰，或者相互干扰，严重时使整个电路无法工作。
为了阻止这种干扰，可以加电源去耦电路来解决，一般常用的电源去耦电路有RC或LC电路，要求较高的另加用稳压电路。
你可能对RC或LC去偶的原理不太明白，这里我举个通俗的例子：（不是很确切）有一条流动的水沟，水沟的一端水波动得很厉害，波纹就会传到另一端，为了不让波纹传到另一端，可以在水沟的中间放点稻草，如果你觉得还不够，可以在稻草后面挖个水池，这样在沟的另一端水就会平静多了。
在这里，水的波动相当于电压的波动，稻草相当于电阻或电感（对交流电有阻碍），水池相当于电容（很多人不是把大电容叫做大水塘吗？）。
现在明白了吧？不相同，电源滤波使用的是大容量的电解电容，是用来去除直流电中工频波形（50Hz－100Hz）减小直流电的波动程度，即起平滑波形的作用；去耦电容的容量很小，通常为0.01-0.1uF，是用来滤除电路在工作时产生的高频谐波成分。
开关电源中各类电容的正确选择方法
开关电源中各类电容的正确选择方法深圳市森树强电子科技有限公司电容可用来减少纹波并吸收开关稳压器产生的噪声，它还可以用于后级稳压，提高设备的稳定性和瞬态响应能力。
电源输出中不应出现任何纹波噪声或残留抖动。
这些电路常采用钽电容来降低纹波，但钽电容有可能受到开关稳压器的噪声影响而产生不安全的瞬变现象。
为保证可靠工作，必须降低钽电容的额定电压。
例如，额定值为10uF/35V的D型钽电容，工作电压应降低到17V，如果用在电源输入端过滤纹波，额定35V钽电容可在高达17V的电压导轨上可靠地工作。
高压电源总线系统一般很难达到额定电压降低50%的指标。
这种情况限制了钽电容用于电压导轨大于28V的应用。
目前，由于钽电容需要被降额使用，高压滤波应用唯一可行的办法是采用体积较大且带引线的电解电容，而不是钽电容。
大电容是退耦电容，即相当于给下级IC提供了一个电荷水池，大电容电压不突变，所以，如果下级IC的IO口转换剧烈，需要大电流时，从退耦电容中提取电流，不会拉低开关电源电压，从这个意义讲，大电容免除下级IC对电源的影响。
小电容是作用正好相反，是滤波电容，即电源电压通过整形滤波之后出来的电压仍不可避免的有各次波谐波分量，即有交流分量，所以小电容是免除电压波动对下级IC的影响的。
1、EMI滤波电容的选择能滤除电网线之间的串模干扰的电容器，称作“X电容”（一般选择X2，常用容量范围是1nF~1uF，并联在电网之间）能滤除由一次绕组、二次绕组耦合电容产生的共模干扰电容器，称作“Y 电容”，一端接一次侧直流高压，另一端接二次侧公共端（用于滤除10~200MHz 频段的高频干扰，因此需要用短引线连接，常用容量范围是1~2.2nF 耐压值一般不低于1.5kV）2、旁路电容和去耦电容去耦电容在集成电路的电源和地之间有两个作用：2.1、旁路掉该器件的高频噪声。
（数字电路中典型的去耦电容值是0.1uF，最好不用电解电容，去耦电容的选用经验算法：C=1/F,即10MHz 取0.1uF，100MHz 取0.01uF）在电子电路中，旁路电容和去耦电容都是起到抗干扰的作用，因为电容处的位置不一样，称呼也就不一样了。
100nf 去耦电容
100nf 去耦电容100nf去耦电容是一种常见的电子元件，它在电路中起到去除噪音和稳定电压的作用。
在本文中，我们将详细介绍100nf去耦电容的原理和应用，并探讨其在电子设备中的重要性。
让我们来了解一下100nf去耦电容的基本概念和原理。
去耦电容是一种用于消除电路中噪音干扰的电容器。
噪音是由于电源的电压波动或其他电路元件的干扰引起的，它会对电子设备的正常工作产生负面影响。
而去耦电容的作用就是通过将噪音电流引导到地，从而使电路保持稳定，提供干净的电源给其他元件使用。
100nf去耦电容通常由陶瓷材料制成，这种材料具有较高的介电常数和稳定性，适用于高频噪音滤波。
它的容值为100纳法（nf），这个数值表示了电容器的存储电荷能力，即100nf去耦电容可以存储100纳库仑（nc）的电荷。
100nf去耦电容的应用非常广泛，特别是在集成电路（IC）和模拟电路中。
在IC中，100nf去耦电容常常被连接到芯片的电源引脚和地引脚之间，以提供稳定的电源。
它可以过滤掉电源线上的高频噪音，确保芯片正常工作。
在模拟电路中，100nf去耦电容通常与电源滤波电容器一起使用，共同提供稳定的电源和滤波效果。
除了在IC和模拟电路中的应用，100nf去耦电容还可以在各种电子设备中发挥重要作用。
例如，在音频放大器中，100nf去耦电容可以滤除电源线上的噪音，提供清晰的音频信号。
在通信设备中，它可以减少电源波动对信号传输的干扰。
在计算机主板中，100nf去耦电容可以保护微处理器和其他关键元件免受电源波动的影响。
100nf去耦电容是一种非常重要的电子元件，它在电路中起到去除噪音和稳定电压的作用。
通过将噪音电流引导到地，100nf去耦电容可以保证电子设备的正常工作。
它的应用范围广泛，包括集成电路、模拟电路、音频放大器、通信设备和计算机主板等。
在设计和制造电子设备时，我们应该充分认识到100nf去耦电容的重要性，并合理应用它来提高电路的稳定性和性能。
去耦电容的选择
TECHNICAL NOTE DECOUPLING CAPACITORCALCULATION FOR A DDRMEMORY CHANNELIntroductionThe fast switching rates of DDR memory devices require significantly more burst current than previous memory technologies, such as SDRAM. In a worst-case scenario, as many as 81 drivers (64 data, 8 ECC, 9 strobe) may be switching from one state to the other on a memory module. In a pipelined access , the con-troller may have an additional 28 signals transitioning at the same time. This large burst current generates noise in the supply voltages as charge is drained from decoupling capacitors. Furthermore, the burst current causes supply voltages to drop momentarily until the system power supply, or voltage regulator, can begin recharging the decoupling capacitors.Traditional methods for providing power decou-pling involve placing capacitors near the switching device in locations that are convenient based on the routing of the board, and applying some predeter-mined ratio of caps to driver pins. Unfortunately, the higher switching speeds of DDR may render such typi-cal ratios less than useful. Careful planning and analy-sis should be performed to ensure that sufficient decoupling is provided.The following analysis example and recommenda-tions are based on a prototype PC motherboard that supports unbuffered DDR SDRAM. This board was designed and built by Micron Architecture Labs as a reference board for DDR memory.Current DrawTotal current per net is the combination of steady state current through the termination resistors, I dc, and the switching current through the driver, I ac. I dc is constant until the driver changes state. I ac only flows during the state transition. Because the steady state current transitions from a positive (or negative) level to a negative (or positive) level during the time that I ac is flowing through the driver, it must be accounted for at the same time (see Figure 1).Figure 1: Current Flow During LogicTransition from 1 to 0I total = I dc + I ac; where I dc = average steady state cur-rent through R s, the series resistor, R t, the parallel ter-mination resistor, and R d, the driver resistance. termination resistor. I ac = switching current for one net to change logic states.As an example, consider a memory channel that supports two double-sided, unbuffered DDR DIMMs, with R s = 0 ohms, R d = 13 ohms, and R t = 39 ohms. Assume that the worst-case switching maintains a 1 V/ ns edge rate (see Formula 1).(f 1)TBDInductanceThe critical limiting factor in designing a decou-pling system is usually not the amount of capacitance. It is the amount of inductance in the capacitor leads and the vias that attach the caps to the power and ground planes. Using 0.1µF caps in a 0603 package should provide sufficient capacitance when the follow-ing calculations are used.Via InductanceCurrent flows through a via only to the depth of the plane to which it attaches. For example, on a 0.062" board with the ground plane only 0.004" below the top layer, the effective length of the via would be 0.004". Typically, each decoupling cap attaches to an internal power plane, as well as the ground plane. I f the PCB stackup is symmetrical and the same diameter via is used for power and ground, using the length of a single via through the entire thickness of the board is equal to the sum of the via lengths for power and ground. This simplifies the calculation of the via inductance. NOTE:If via structures for power and ground are dif-ferent, e.g., two ground vias and one powervia, then separate calculations for each struc-ture should be done.To calculate the via inductance, use the following equation from Johnson & Graham’s High-Speed Digital Design: A Handbook of Black Magic (see Formula 2).(f 2) Maximum Allowable Inductance The fast switching current induces a voltage drop in the parasitic inductance of the capacitor and the vias that attach it to the voltage planes. From the standard equation V = L(di/dt), L max can be calculated. There are two current paths that ultimately flow through the driver. I n the case of a 1-to-0 transition, I dc flows through R d, R s and R t. I ac flows from the charged input gates through R d and R s into the ground plane. In the case of a 0-to-1 transition, the same current flows in the other direction from V2.5. The tolerance of MVTT is much tighter than V2.5, therefore, L max for the termi-nation voltage MVTT, should be calculated separately from L max for V2.5. For simplicity of calculations, assume that only I dc flows from MVTT and I ac flows from V2.5. In reality, MVTT contributes to the I ac cur-rent flow during the edge transition, but estimating or calculating that contribution would likely not affect the results significantly.Also note di for MVTT equals twice I dc. This is because I dc transitions from a positive value to a nega-tive value of the same magnitude. I ac transitions from 0 to its maximum value during dt, therefore di for V2.5 = I ac (see Formula 3).(f 3) Equivalent Inductance per Capacitor Package inductance for a 0603 cap can vary from manufacturer to manufacturer and from one dielectric type to another. Designers should check component data sheets for the correct inductance value if available (see Formula 4).(f 4) Number of Capacitors NeededTo calculate the number of capacitors needed, divide the equivalent inductance of each cap by the maximum allowable inductance, L max (see Formula 5).(f 5)For this example:0603 cap was used with a package inductance of 0.87nH 0603L eq = L package + L via0603L eq = 0.87nH + 0.948nH = 1.82nHN cap = L eq/L maxFor this example:M VTTN cap = 1.82nH/0.029nH = 63V2.5N cap = 1.82nH/0.073nH = 258000 S. Federal Way, P .O. Box 6, Boise, ID 83707-0006, Tel: 208-368-3900E-mail: prodmktg@, Internet: , Customer Comment Line: 800-932-4992Micron, the M logo, and the Micron logo are trademarks of Micron Technology, Inc.All other trademarks are the property of their respective owners.The capacitor count for MVTT may be reduced depending on implementation. Some designs may allow MVTT to be implemented on a surface layer island, in which case one terminal of the cap can be attached directly to the plane without a via. Addition-ally, the effective length of the ground via may be sig-nificantly reduced if the PCB stackup has the ground plane immediately below the surface layer. If this is the case (assuming h = .004"), L via = 24.5pH, which is insig-nificant compared to the capacitor package induc-tance. Therefore, for surface plane decoupling, assume L eq = L package . Given this assumption, the 0603 capaci-tor count for MVTT would be 31. For internal planes,the 0603 capacitor count equals 63. Because the toler-ance on MVTT is so tight, it is recommended that a surface plane or some other method of lowering via inductance be used.Exceptions and VariationsThe equations presented here use a linear approxi-mation of differential quantities such as di/dt. More in-depth calculations can be done to get more accu-rate predictions. Additionally, each net was assumed to be equally loaded and of the same type. In an unbuf-fered DDR channel, address, control, and clock signals will be more heavily loaded than data or strobes. These signals are also unidirectional from controller to RAM,and they run at half the speed of data and strobes. Sep-arate calculations can be done to more accurately pre-dict the current flow for these nets.The capacitor quantities in this example are very dependent on the device parameters used in the calcu-lation. This analysis should be done for each new design as device parameters may be different and willsignificantly affect the results. For instance, these cal-culations were based on using R d = 13 ohms and R t =39 ohms. Changing the resistor values to 22 and 29, for example, will increase the amount of I dc per net to 24.5mA. This reduces MVTT_L max and increases the MVTT capacitor count and the V2.5 capacitor count.Although difficult to predetermine, lower series resistance, R s will also speed up signal edges, resulting in a larger di/dt quantity. This will increase the number of decoupling caps needed for V2.5.I t is also difficult to predict what value should be used for dt. This is highly dependent on the strength of the driver being used and will vary greatly from one product family to another. Even in a fully loaded con-figuration, some devices have been measured to have edge rates of 2 V/ns, effectively switching in half the time. These devices meet all of the minimum specs for DDR SDRAMs and might run in the same system with devices that only drive 1 V/ns. But the faster devices switch the same amount of current over a lower dt time, hence they generate significantly more switching noise and, consequently, may require additional decoupling to compensate for the driver strength.I t is recommended that some experimentation be done to determine the right amount of decoupling needed. Use the equations and the most accurate data sheet information available to design a first prototype.Then, measure noise levels on MVTT and V2.5, and edge rates of data and strobes to correlate noise with decoupling amounts. New calculations based on these new measurements will give a more accurate estimate of the decoupling needs of the design.。
去耦电容的容值计算
去耦电容的容值计算
去耦的初衷是：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。
使用表达式：C⊿U=I⊿t
由此可计算出一个IC所要求的去耦电容的电容量C。
⊿U是实际电源总线电压所允许的降低，单位为V。
I是以A（安培）为单位的最大要求电流；
⊿t是这个要求所维持的时间。
去耦电容容值计算方法：推举使用远大于1/m乘以等效开路电容的电容值。
此处m是在IC的电源插针上所允许的电源总线电压变化的最大百分数，一般IC的数据手册都会给出详细的参数值。
等效开路电容定义为：C=P/(fU^2)
式中：
P——IC所耗散的总瓦数；
U——IC的最大DC供电电压；
f——IC的时钟频率。
一旦打算了等效开关电容，再用远大于1/m的值与它相乘来找出IC所要求的总去耦电容值。
然后还要把结果再与连接到相同电源总线电源插针的总数相除，最终求得安装在每个连接到电源总线的全部电源插针四周的电容值。
去耦电容选择不同容值组合的缘由：
在去耦电容的设计上，通常采纳几个不同容值（通常相差二到三个数量级，如0.1uF与10uF），基本的动身点是分散串联谐振以获得一个较宽频率范围内的较低阻抗。
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高速电路板上使用最多的是什么东西？去耦电容！关键词：去耦（decouple）、旁路（Bypass）、等效串联电感（ESL）、等效串联电阻（ESR）、高速电路设计、电源完整性（PI）、信号完整性（SI）高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个1～10μF的电容，滤除低频噪声；在电路板上每个器件的电源与地线之间放置一个0.01～0.1μF的电容，滤除高频噪声。
”在书店里能够得到的大多数的高速PCB设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb）。
但是为什么要这样使用呢？各位看官，如果你是电路设计高手，你可以去干点别的更重要的事情了，因为以下的内容仅是针对我等入门级甚至是门外级菜鸟。
做电路的人都知道需要在芯片附近放一些小电容，至于放多大？放多少？怎么放？将该问题讲清除的文章很多，只是比较零散的分布于一些前辈的大作中。
鄙人试着采用拾人牙慧的方法将几个问题放在一起讨论，希望能加深对该问题的理解；如果很不幸，这些对你的学习和工作正好稍有帮助，那我不胜荣幸的屁颠屁颠的了。
首先就我的理解介绍两个常用的简单概念。
什么是旁路？旁路（Bypass），是指给信号中的某些有害部分提供一条低阻抗的通路。
电源中高频干扰是典型的无用成分，需要将其在进入目标芯片之前提前干掉，一般我们采用电容到达该目的。
用于该目的的电容就是所谓的旁路电容（Bypass Capacitor）,它利用了电容的频率阻抗特性（理想电容的频率特性随频率的升高，阻抗降低，这个地球人都知道），可以看出旁路电容主要针对高频干扰（高是相对的，一般认为20MHz以上为高频干扰，20MHz以下为低频纹波）。
什么是退耦？退耦（Decouple），最早用于多级电路中，为保证前后级间传递信号而不互相影响各级静态工作点的而采取的措施。
在电源中退耦表示，当芯片内部进行开关动作或输出发生变化时，需要瞬时从电源线上抽取较大电流，该瞬时的大电流可能导致电源线上电压的降低，从而引起对自身和其他器件的干扰。
为了减少这种干扰，需要在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。
在电源电路中，旁路和退耦都是为了减少电源噪声。
旁路主要是为了减少电源上的噪声对器件本身的干扰（自我保护）；退耦是为了减少器件产生的噪声对电源的干扰（家丑不外扬）。
有人说退耦是针对低频、旁路是针对高频，我认为这样说是不准确的，高速芯片内部开关操作可能高达上GHz，由此引起对电源线的干扰明显已经不属于低频的范围，为此目的的退耦电容同样需要有很好的高频特性。
本文以下讨论中并不刻意区分退耦和旁路，认为都是为了滤除噪声，而不管该噪声的来源。
简单说明了旁路和退耦之后，我们来看看芯片工作时是怎样在电源线上产生干扰的。
我们建立一个简单的IO Buffer模型，输出采用图腾柱IO驱动电路，由两个互补MOS管组成的输出级驱动一个带有串联源端匹配电阻的传输线（传输线阻抗为Z0）。
为了做成纯文档的格式，尽量采用文字说明，不不采用图片，这样给理解带来一定的困难，看官们见笑了。
设电源引脚和地引脚的封装电感和引线电感之和分别为：Lv和Lg。
两个互补的MOS管（接地的NMOS和接电源的PMOS）简单作为开关使用。
假设初始时刻传输线上各点的电压和电流均为零，在某一时刻器件将驱动传输线为高电平，这时候器件就需要从电源管脚吸收电流。
在时间T1，使PMOS管导通，电流从PCB板上的VCC流入，流经封装电感Lv，跨越PMOS管，串联终端电阻，然后流入传输线，输出电流幅度为VCC/（2×Z0）。
电流在传输线网络上持续一个完整的返回（Round-Trip）时间，在时间T2结束。
之后整个传输线处于电荷充满状态，不需要额外流入电流来维持。
当电流瞬间涌过封装电感Lv时，将在芯片内部的电源提供点产生电压被拉低的扰动。
该扰动在电源中被称之为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪声。
在时间T3，关闭PMOS管，这一动作不会导致脉冲噪声的产生，因为在此之前PMOS管一直处于打开状态且没有电流流过的。
同时打开NMOS管，这时传输线、地平面、封装电感Lg以及NMOS管形成一回路，有瞬间电流流过开关B，这样在芯片内部的地结点处产生参考电平点被抬高的扰动。
该扰动在电源系统中被称之为地弹噪声（Ground Bounce，我个人读着地tan）。
实际电源系统中存在芯片引脚、PCB走线、电源层、底层等任何互连线都存在一定电感值，因此上面就IC级分析的SSN和地弹噪声在进行Board Level分析时，以同样的方式存在，而不仅仅局限于芯片内部。
就整个电源分布系统来说（Power Distribute System）来说，这就是所谓的电源电压塌陷噪声。
因为芯片输出的开关操作以及芯片内部的操作，需要瞬时的从电源抽取较大的电流，而电源特性来说不能快速响应该电流变化，高速开关电源开关频率也仅有MHz量级。
为了保证芯片附近电源线上的电压不至于因为SSN和地弹噪声降低超过器件手册规定的容限，这就需要在芯片附近为高速电流需求提供一个储能电容，这就是我们所要的退耦电容。
如果电容是理想的电容，选用越大的电容当然越好了，因为越大电容越大，瞬时提供电量的能力越强，由此引起的电源轨道塌陷的值越低，电压值越稳定。
但是，实际的电容并不是理想器件，因为材料、封装等方面的影响，具备有电感、电阻等附加特性；尤其是在高频环境中更表现的更像电感的电气特性。
我们都知道实际电容的模型简单的以电容、电阻和电感建立。
除电容的容量C以外，还包括以下寄生参数：1、等效串联电阻ESR（Resr）：电容器的等效串联电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。
当有大的交流电流通过电容器，Resr使电容器消耗能量(从而产生损耗)，由此电容中常用用损耗因子表示该参数。
2、等效串联电感ESL（Lesl）：电容器的等效串联电感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。
3、等效并联电阻EPR Rp ：就是我们通常所说的电容器泄漏电阻，在交流耦合应用、存储应用(例如模拟积分器和采样保持器)以及当电容器用于高阻抗电路时，Rp是一项重要参数，理想电容器中的电荷应该只随外部电流变化。
然而实际电容器中的Rp使电荷以RC时间常数决定的速度缓慢泄放。
还是两个参数RDA、CDA 也是电容的分布参数，但在实际的应该中影响比较小，这就省了吧。
所以电容重要分布参数的有三个：ESR、ESL、EPR。
其中最重要的是ESR、ESL，实际在分析电容模型的时候一般只用RLC简化模型，即分析电容的C、ESR、ESL。
因为寄生参数的影响，尤其是ESL的影响，实际电容的频率特性表现出阻抗和频率成“V”字形的曲线，低频时随频率的升高，电容阻抗降低；当到最低点时，电容阻抗等于ESR；之后随频率的升高，阻抗增加，表现出电感特性（归功于ESL）。
因此对电容的选择需要考虑的不仅仅是容值，还需要综合考虑其他因素。
包括：1、电容容值；2、电介质材料；3、电容的几何尺寸和放置位置。
所有考虑的出发点都是为了降低电源地之间的感抗（满足电源最大容抗的条件下），在有瞬时大电流流过电源系统时，不至于产生大的噪声干扰芯片的电源地引脚。
选用常见的有两种方法计算所需的电容：简单方法：由输出驱动的变化计算所需退耦电容的大小；复杂方法：由电源系统所允许的最大的感抗计算退耦电容的大小。
我们假设一个模型，在一个Vcc＝3.3V的SRAM系统中，有36根输出数据线，单根数据线的负载为Cload＝30pF（相当的大了），输出驱动需要在Tr＝2ns（上升时间）内将负载从0V驱动到3.3V，该芯片资料里规定的电源电压要求是3.3V＋0.3V/-0.165V。
可以看出在SRAM的输出同时从0V上升到3.3V时，从电源系统抽取的电流最大，我们选择此时计算所需的退耦电容量。
我们采用第一种计算方法进行计算，单根数据线所需要的电流大小为：I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA36根数据线同时翻转时的电流大小为Itot＝45mA×36＝1.62A。
芯片允许的供电电压降为0.165V，假设我们允许该芯片在电源线上因为SSN引入的噪声为50mV，那么所需要的电容退耦电容为：C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF从标准容值表中选用两个34nF的电容进行并联以完成该值，正如上面提到的退耦电容的选择在实际中并不是越大越好，因为越大的电容具有更大的封装，而更大的封装可能引入更大的ESL，ESL的存在会引起在IC引脚处的电压抖动（Glitching），这个可以通过V＝L×（di/dt）公式来说明，常见贴片电容的L大约是1.5nH，那么V＝1.5nH ×（1.62A/2ns）=1.2V，考虑整个Bypass回路的等效电感之后，实际电路中glitch会小于该值。
通过前人做的一些仿真的和经验的数据来看，退耦电容上的Glitch与同时驱动的总线数量有很大关系。
因为ESL在高频时觉得了电源线上的电流提供能力，我们采用第二种方法再次计算所需的退耦电容量。
这中方法是从Board Level考虑单板，即从Bypass Loop的总的感抗角度进行电容的计算和选择，因此更具有现实意义，当然需要考虑的因素也就越多，实际问题的解决总是这样，需要一些折中，需要一点妥协。
同样使用上面的假设，电源系统的总的感抗最大：Xmax＝（dV/dI）＝0.05/1.62=31mΩ在此，需要说明我们引入的去耦电容是为了去除比电源的去耦电容没有滤除的更高频率的噪声，例如在电路板级参数中串联电感约为Lserial＝5nH，那么电源的退耦频率：Fbypass＝Xmax/(2pi×Lserial)＝982kHz这就是电源本身的滤波频率，当频率高于此频率时，电源电路的退耦电路不起作用，需要引入芯片的退耦电容进行滤波。
另外引入另外一个参数——转折点频率Fknee，该频率决定了数字电路中主要的能量分布，高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。
在High-Speed Digital Design:A Hand Book of Black Magic这本书的第一章就详细的讨论了该问题，在此不进行详细说明。
只是引入其中推倒的公式：Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns可见Fknee远远大于Fbypass，5nH的串联电感肯定是不行了。