采用VHDL语言实现多功能可变模计数器设计并进行仿真验证
基于VHDL的DDS实现及仿真
基于VHDL 的DDS 实现与仿真宜宾学院物理与电子工程学院2011级2班段艳婷110302034）摘要：本文论述了直接数字频率合成技术（DDS的信号发生器的设计与实现。
本设计以DDS芯片Cyclone n：EP2C5T144C为频率合成器，以AVR单片机ATmegal为进程控制和任务调度核心，用AD603 实现增益控制（AGC和功率放大，串行数模转换器（D/A）MAX531 实现方波占空比调节，并用LCD12864液晶显示及键盘构成幅度、频率、方波占空比均可调的函数信号发生器。
本文分析了DDS的设计原理，基于VHDI语言进行系统建模，对DDS进行参数设计，实现了可重构的IP 核，能够根据需要方便的修改参数以实现器件的通用性。
同时利用Quartus n编译平台完成一个具体DDS芯片的设计，详细阐述了基于VHDL编程的DDS设计方法步骤。
针对DDS频率转换时间短，分辨率高等优点，提出了基于FPGA芯片设计DDS系统的方案。
该方案利用Altera公司的Quartus n开发软件，完成DDS核心部分即相位累加器和RAM 查找表的设计, 可得到相位连续、频率可变的信号，并通过单片机配置FPGA勺E A2 PROM完成对DDS硬件的下载，最后完成每个模块与系统的时序仿真。
经过电路设计和模块仿真, 验证了设计的正确性。
由于FPGA勺可编程性，使得修改和优化DDS勺功能非常快捷。
直接数字频率合成信号发生器关键字：DDS，Cyclone n，Quartus n，FPGA中图分类号：TN正文：目录第一章、绪论1.1 DDS 引言1.2 直接数字合成器的概念及其发展1.3 DDS 技术在国内研究状况及其发展趋势1.4 频率合成器的种类与技术发展趋势1.5 DDS 优势1.6 课题主要研究内容和技术要求第二章、超大规模集成电路设计介绍2.1 引言2.1.1 EDA 技术的含义及其特点2.1.2 EDA 技术的主要内容2.2 大规模可编程逻辑器件2.2.1 FPGA 的介绍2.2.2 CPLD 的介绍2.2.3 FPGA 与CPLD 的区别2.3 硬件描述语言（HDL ）2.3.1 VHDL 简介2.3.2 VHDL 主要特点2.3.3 VHDL 语言的优势2.4 软件开发工具第三章、DDS 工作原理和主要特点3.1 DDS 的基本工作原理3.2 DDS 的主要特点3.3 DDS 建模第四章、用VHDL 来编程实现和仿真4.1 VHDL 编程实现4.1.1 32 位加法器的VHDL 实现程序4.1.2 32 位加法器的生成模块4.1.3 32 位寄存器的VHDL 实现4.1.4 32 位寄存器的生成模块4.1.5 波形数据ROM 的VHDL 实现4.1.6 波形数据ROM 的生成模块4.1.7 整形模块设计4.2 用Quartus H进行DDS仿真421 Quartus H软件简介4.2.2用Quartus H的仿真步骤和图像4.2.3 注意事项第五章、设计相关数据处理与图像分析5.1 电路原理图5.2 仿真波形图5.3 数据验证5.4 波形毛刺儿的分析及消除第六章、结束语5.1 总结5.2 参考文献5.3 致谢5.4 附录第一章绪论1.1、DDS 引言频率合成技术是将一个（或多个）基准频率变换成另一个（或多个）合乎质量要求的所需频率的技术。
VHDL语言各种分频器的设计
硬件描述
使用VHDL，设计师可以描述电路 的结构、行为和功能，而无需关 心具体的物理实现细节。
设计层次
VHDL适用于不同层次的设计，从 门级到系统级，使得设计者可以 专注于设计逻辑而不是物理实现。
VHDL语言基本结构
实体
描述电路的输入和输出端口。
结构体
描述电路的内部逻辑和行为。
库
包含预定义的元件和函数。
end if;
end process;
8分频器设计
end Behavioral;
```
16分频器设计
16分频器：将输入频率降低到原来的 十六分之一。
VHDL代码实现
```vhdl
16分频器设计
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
03
if count = 3 then
4分频器设计
q <= '1';
count <= 0;
4分频器设计
01
else
02
q <= '0';
03
count <= count + 1;
4分频器设计
end if;
end if; end process;
4分频器设计
end Behavioral; ```
配置
指定实体和结构体的关联方式。
VHDL语言数据类型
标量类型
包括整数、实数、布尔等。
记录类型
组合不同数据类型的结构体。
向量类型
如位向量，用于表示位或字节。
数组类型
一种基于FPGA的可变模计数器的VHDL实现
一种基于FPGA的可变模计数器的VHDL实现【摘要】可变模计数器是数字系统中广泛应用的一种电路模块，本文讨论了一种基于VHDL语言实现的可变模计数器的EDA设计方案，采用FPGA芯片作为设计载体，FPGA具有在线可重构的优点，如需对计数器的技术指标进行修改，只需修改源程序中的相应参数，重新进行编译、仿真、配置即可，使得设计本身灵活性好，便于升级和维护。
【关键词】FPGA；VHDL；可变模计数器1.引言EDA是将数字系统以某一种特定的表达方式输入计算机开发平台进行处理，经由综合，仿真，下载到目标芯片，最终实现设计的智能化设计技术。
其中输入文件的种类众多，有原理图输入法、硬件描述语言输入法、状态图输入法、波形输入法等。
硬件描述语言（HDL）是EDA技术的重要组成部分，是设计数字系统的重要表达手段，和原理图输入法，波形输入法相比，具有灵活度高，易于修改、升级，方便调用，库资源丰富等优点。
常见的HDL主要有VHDL、Verilog HDL、ABEL、AHDL等，其中标准化语言VHDL、Verilog使用最广泛，可以被几乎所有的EDA工具支持。
可变模计数器是数字系统中广泛应用的一种电路模块，本文讨论了一种基于VHDL语言实现的可变模计数器的EDA设计方案，采用FPGA芯片作为设计载体，FPGA具有在线可重构的优点，如需对计数器的技术指标进行修改，只需修改源程序中的相应参数，重新进行编译、仿真、配置即可，使得系统本身灵活性好，便于升级和维护。
2.可变模计数器的功能指标本文设计的计数器为5位输出可变模计数器，采用两位控制信号选择计数的模值，因此可进行四种模值的切换。
计数器在工作时，可以通过控制信号m[1:0]的值选择相应的模值m，计数时，在每个时钟的上升沿进行加法计数，从0计到m-1，然后自动归零循环计数。
在本设计中，输出端口为5位，可以实现模小于等于32的计数应用。
如果需要增可选择模值的数量，只需要增加选择控制信号位数即可。
用VHDL实现计算器
谢谢观看！
then in3:=in1/in2; t<=in3; end if; end process p1111;
--'*'
p111:process(t) begin case t is when 0=>g<="11111100";--0 when 1=>g<="01100000";--1 when 2=>g<="11011010";--2 when 3=>g<="11110010";--3 when 4=>g<="01100110";--4 when 5=>g<="10110110";--5 when 6=>g<="10111110";--6 when 7=>g<="11100000";--7 when 8=>g<="11111110";--8 when 9=>g<="11110110";--9 when others=>t<="00000010";--错 end case; end process p111;
程序源码
--库的引用 LIBRARY IEEE; --USE IEEE.std_logic_arith.ALL; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --use ieee.numeric_bit.all;
--实体声明 entity adder is port( d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,d10,d11,d12,d13,d
vhdl 计数器的使用
实验四计数器的使用一、实验目的熟悉步长可变的加减计数器的工作原理、设计过程和实现方法。
二、实验内容与要求学习用VHDL设计步长可变的加减计数器电路，完成编译、综合、适配、仿真和实验箱上的硬件测试，通过LED数码管显示输入输出各部分数据。
三、实验原理通过输入一组4BIT二进制数据，控制计数方式，即步长，决定每个脉冲到来时计数器增加的数值，同时还有一个单BIT的控制位，选择加计数或者减计数，并通过电路显示各部分数据（输入及输出）。
拨码开关置为MODEL_SEL5-8，全部置为ON，通过USB下载；全部置为OFF，则通过LAB_JTAG_PS_AS接口下载。
DISP_SEL8，处于“ON”状态，这样可以使用静态共阳数码管DISP_SEL1，DISP_SEL2处于“OFF”状态，通过F1，F2的十六进制的输入，在静态共阳数码管DP1B，DP2B上显示输出。
F1，F2预置数据，通过计数器，总的计数值控制电平宽度，其中一组控制高电平，一组控制低电平。
在DP1B上显示的是0-F的步长可变的加减计数器。
四、实验平台（1）硬件：计算机、GX-SOC/SOPC-DEV-LABCycloneII EP2C35F672C8核心板（2）软件：Quartus II软件五、六、仿真截图七、硬件实现八、程序代码1--10 位计数SCAN TOP_LEVEL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY ACOUNT100 ISPORT(clk,clr,en,en6:IN STD_LOGIC ;count1 : out std_logic ;ledseg : out std_logic_vector(6 downto 0);ledcom :out std_logic_vector(5 downto 0)); END;ARCHITECTURE ONE OF ACOUNT100 IS COMPONENT clkgen ISPORT(clkin:IN STD_LOGIC ;clkout: OUT STD_LOGIC);END COMPONENT;COMPONENT COUNT10a ISPORT(clk,clr,en:IN STD_LOGIC ;q:OUT STD_LOGIC_vector(3 downto 0);count1:OUT STD_LOGIC);end COMPONENT;COMPONENT bcd_7seg isport(bcd_led :in std_logic_vector(3 downto 0);--input bcdledseg : out std_logic_vector(6 downto 0));--output to 7 segmentend COMPONENT;COMPONENT mx isport(s:in std_logic;a,b:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0));end COMPONENT;COMPONENT comcoun isport(clk : in std_logic;--synchronouse clockenable : in std_logic;--scan clockcomclk : out std_logic_vector(2 downto 0));--output countend COMPONENT;COMPONENT com_encode isport(s :in std_logic;--input countledcom :out std_logic_vector(5 downto 0));--output encodeend COMPONENT ;signal clk1,c10: std_logic;signal q1,q2,bcd: std_logic_vector(3 downto 0);BEGINU1:clkgen PORT MAP(CLKIN=>CLK,CLKOUT=>CLK1);U2:COUNT10a PORT MAP(clk=>CLK1,clr=>clr,en=>en,q=>q1,count1=>c10);U3:COUNT10a PORT MAP(clk=>CLK1,clr=>clr,en=>c10,q=>q2,count1=>count1); U4:MX PORT MAP(S=>CLK1,A=>q1,b=>q2,q=>bcd);U5:bcd_7seg PORT MAP(bcd_led=>bcd,ledseg=>ledseg);U6:com_encode PORT MAP(s=>clk1,ledcom=>ledcom );end;2---clkgen.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY clkgen ISPORT(clkin:IN STD_LOGIC ;clkout: OUT STD_LOGIC);END;ARCHITECTURE even OF clkgen ISconstant N:Integer:=50000000;--constant N:Integer:=10;SIGNAL coun:integer range 0 to N;SIGNAL clk1:STD_LOGIC;BEGINPROCESS(clkin)BEGINIF(clkin'EVENT AND clkin='1')THENIF(coun=N)THENcoun<=0;clk1<=Not clk1;elsecoun<=coun+1;END IF;END IF;END PROCESS;clkout<=clk1;END even;3--10 位计数器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT10a ISPORT(clk,clr,en:IN STD_LOGIC;count1:OUT STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COUNT10a ;ARCHITECTURE rtl OF COUNT10a ISSIGNAL qs:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ca:STD_LOGIC;BEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENIF(clr='1')THENqs<="0000";ELSIF(en='1')THENIF(qs="1001")THENqs<="0000";ca<='0';ELSIF(qs="1000")THEN --在计数到8时,即让进位赋值1,--由于信号会产生一个滞后,使得实际ca在9时出现qs<=qs+1;ca<='1';ELSEqs<=qs+1;ca<='0';END IF;END IF;END IF;END PROCESS;PROCESS(ca,en)BEGINq<=qs;count1<=ca AND en;END PROCESS;END rtl;4library ieee;use ieee.std_logic_1164.all;entity mx isport(s:in std_logic;a,b:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0));end mx;architecture rtl of mx isbeginq<= a WHEN s = '0' ELSE b ;end rtl;5--七段显示扫描电路--comcoun.vhd 7 segment com scan counterlibrary ieee ;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comcoun isport(clk : in std_logic;--synchronouse clockenable : in std_logic;--scan clockcomclk : out std_logic_vector(2 downto 0));--output countend comcoun;architecture behavior of comcoun issignal q : std_logic_vector(2 downto 0);--internal counted signal beginfscan:process(clk)beginif (clk'event and clk='1') thenif (enable='1') thenif q>=1 thenq<="000";--initial counterelseq<=q+1;--countingend if;end if;end if;end process fscan;comclk<=q; --output internal countend behavior;6library ieee ;use ieee.std_logic_1164.all;entity bcd_7seg isport(bcd_led :in std_logic_vector(3 downto 0);--input bcdledseg : out std_logic_vector(6 downto 0));--output to 7 segment end bcd_7seg;architecture behavior of bcd_7seg isbeginwith bcd_led selectledseg<="0111111" when "0000",--0,3f"0000110" when "0001",--1,06"1011011" when "0010",--2,5b"1001111" when "0011",--3,4f"1100110" when "0100",--4,66"1101101" when "0101",--5,6d"1111101" when "0110",--6,7d"0100111" when "0111",--7,27"1111111" when "1000",--8,7f"1101111" when "1001",--9,6f"1110111" when "1010",--A"1111100"when "1011", --b"0111001"when "1100",--c"1011110" when "1101",--d"1111001"when "1110",--E"1110001" when "1111",--F"0000000" when others;end behavior;7--计数译码电路-- 6 共阴--com_encode.vhd 7 segment com encoderlibrary ieee ;use ieee.std_logic_1164.all;entity com_encode isport(s :in std_logic;--input countledcom :out std_logic_vector(5 downto 0));--output encode end com_encode;architecture behavior of com_encode isbeginledcom<="000001" when s='0' else"000010" ;end behavior;九、实验总结。
同步计数器VHDL的设计
EDA技术及应用实验报告
——同步计数器VHDL的设计
班级：XXX
姓名：XXX
学号：XXX
一、实验目的：
学习数控分频器的设计、分析和测试方法。
二、实验原理：
同步计数器的功能就是在时钟脉冲的控制下，构成计数器的各触发器状态同时发生变化的一类计数器。
本实验是一个模为60，具有异步复位、同步置数功能的8421BCD码计数器。
三、实验内容和步骤：
1、打开文本编辑器，完成同步计数器的设计。
2、完成同步计数器的设计输入、进行目标器件选择。
3、引脚锁定。
4、编译。
5、对同步计数器设计进行仿真。
四、实验下载并实测
该同步计数器具有异步复位，同步置数功能。
当load=1时，便把输入信号与指导输出端，然后开始计数，计数到60时，LED灯闪烁，计数器从0开始计数。
vhdl课程设计设计模为 4、8、12、16的可变计数器实验报告总结
VHDL课程设计 - 可变计数器实验报告总结
一、设计概述
本课程设计的主要目标是设计并实现一个可变计数器，其模（Modulo）值可以在4、8、12、16之间进行选择。
计数器采用VHDL编程语言进行描述，并在FPGA开发板上进行测试验证。
二、设计实现
1. 硬件平台：我们选择了Xilinx的FPGA开发板作为硬件平台，它具有丰富的I/O资源和足够的逻辑单元，可以满足我们的设计需求。
2. VHDL编程：我们采用VHDL语言进行编程，实现了模4、模8、模12和模16的可变计数器。
通过选择不同的计数模式，计数器的模值可以在4、8、12、16之间进行切换。
3. 测试与验证：为了验证计数器的功能，我们编写了测试平台，并通过仿真和实际硬件测试对计数器进行了全面的测试。
三、实验结果与分析
1. 实验结果：通过仿真和实际硬件测试，我们验证了计数器的
功能正确性。
在不同的模值下，计数器都能正确地进行计数操作，并且在达到模值后能正确地回绕到0。
2. 结果分析：实验结果表明，我们的VHDL编程和FPGA开发技能得到了很好的应用和提升。
同时，通过这次课程设计，我们更深入地理解了可变计数器的设计和实现原理，提高了我们的硬件设计能力。
四、总结与展望
本次课程设计让我们深入了解了VHDL编程语言和FPGA开发技术，提高了我们的硬件设计能力。
通过实际的设计和测试，我们成功地实现了一个可变模值的计数器，达到了课程设计的要求。
在未来的学习和工作中，我们将继续深入学习FPGA设计和VHDL编程，不断提高自己的硬件设计能力。
同时，我们也期待将这种技术应用于更多的实际项目中，为工程实践做出贡献。
EDA技术与VHDL实验指导书
EDA技术与VHDL实验指导书电气中心实验室编制2011-9前言《EDA技术与VHDL实验指导书》是与理论课程《EDA技术与VHDL》配套开出的，是电子信息工程等专业的一门专业选修课程，对电子信息工程等专业的学生具有非常重要的作用。
本实验课与理论课同时进行，与理论课有着较密切的联系。
因此学生在做本实验之前必须具备1.一定的C语言基础；2.电路与电子技术的基础知识；3.计算机辅助设计的基本操作能力；4.理论联系实践的自学能力。
学生学习完本实验课后，应具有1.能熟练使用Quartus II等EDA开发工具软件；2.掌握CPLD/FPGA芯片的基本使用方法，能用现代数字系统的设计方法进行基本的数字系统设计；3.掌握图形编辑和VHDL文本编辑两种设计方法，重点是VHDL文本编辑；4.具备基本的开发能力，为后续学习打下坚实的基础等方面能力。
从70 年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系统的设计发生了本质的变化。
基于CPLD/FPGA和EDA（电子设计自动化）工具进行数字系统的设计与开发。
它代表了数字电信领域的最高水平，给数字电路的设计带来了革命性的变化。
从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。
所以本科生学习本课程有着非常重要的意义。
本实验不同于其它实验，其实验手段和实验方法都有重大的变化，要求实验前提交预习报告，检查通过后方可实验，设计与综合实验环节。
本实验是在PC 平台上，用原理图或文本进行输入，然后进行编译，通过之后再进行波形仿真，如有缺陷，对源文件进行修改。
利用ISP技术、采用EDA工具、应用PLD 器件，在PC及EDA开发平台上进行。
实验一组合逻辑电路设计实验学时：3学时实验类型：验证实验要求：必做一、实验目的1.熟练掌握QuartusII开发工具软件；2.掌握门电路VHDL语言程序设计方法；3.掌握选择器VHDL语言程序设计方法；4.掌握加法器VHDL语言程序设计方法；5.熟悉VHDL编程的基本方法；二、实验原理1.二输入与门二输入与门是我们数字电路中的一个基础逻辑门电路，是最基本的逻辑门电路之一，也是最简单的逻辑门之一。
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采用VHDL语言实现多功能可变模计数器设计并进行仿真验证引言
随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。
与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。
近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。
在FPGA／CPLD的应用设计开发中，VHDL语言作为一种主流的硬件描述语言，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性，并在语言易读性和层次化、结构化设计方面。
表现出了强大的生命力和应用潜力。
QuartusⅡ是Altera公司在21世纪初推出的FPGA／CPLD集成开发环境，是Altera公司前一代FPGA／CPLD集成开发环境Max+PlusⅡ的更新换代产品，其界面友好，使用便捷，功能强大，为设计者提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
计数器是数字系统中使用最多的时序电路之一，不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
可变模计数器由于计数容量可以根据需要进行变化，为其广泛使用创造了便利。
这里在QuartusⅡ开发环境下，用VHDL 语言设计了一种具有清零、置数、使能控制、可逆计数和可变模功能的计数器。
1 基本可变模计数器设计
可变模计数器是指计数／模值可根据需要进行变化的计数器。
电路符号图1所示，clk为时钟脉冲输入端，clr为清零端，m为模值输入端，q为计数输出端。
基本可变模计数器的VHDL代码如下所示：。