EDA课程设计——数字抢答器
EDA课程设计—抢答器
内容摘要抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。
当第一个人按下按键后，则在显示器上显示该组的号码，对应的灯亮，同时电路将其他各组按键封锁，使其不起作用。
若抢答时间内无人抢答，则报警灯亮。
回答完问题后，由主持人将所有按键恢复，重新开始下一轮抢答。
因此要完成抢答器的逻辑功能，该电路应包括抢答器鉴别模块、抢答器计数模块、报警模块、译码模块、分频模块。
关键词：抢答鉴别封锁计数报警AbstractResponder is the answer for the quiz participants to answer in the design when a priority decision circuit, and the race can be divided into several groups, answer in each group on the host issues raised in the shortest possible time to make judgments , and press the answer in answer key. After pressing the button when the first person, then the display shows the number of the group, the corresponding lights, while other groups will be key circuit block, it does not work. If the answer in time, no answer in, the alarm lights. Answering questions, all the keys from the host to restore and re-start the next round of the Responder. So to complete the answering device logic functions, the circuit should include Responder identification module, Responder counting module, alarm module, decoding module, frequency module.KEY: Responder Identification Blockade Count Alarm一、设计要求1.抢答器同时供4名选手或4个代表队比赛，分别用4个按钮S0～ S3表示。
eda抢答器课程设计
eda抢答器课程设计一、课程目标知识目标：1. 学生能够理解EDA（电子设计自动化）的基本概念，掌握抢答器的设计原理；2. 学生能够运用所学知识，设计并实现一个简易的抢答器系统；3. 学生能够了解并掌握抢答器电路中各个元器件的功能及相互关系。
技能目标：1. 学生能够运用EDA软件进行电路设计，提高实践操作能力；2. 学生能够通过小组合作，提高团队协作能力和沟通能力；3. 学生能够运用所学知识解决实际问题，培养创新意识和动手能力。
情感态度价值观目标：1. 学生通过本课程的学习，培养对电子技术的兴趣，激发学习热情；2. 学生在小组合作中，学会尊重他人意见，培养团结协作的精神；3. 学生在课程实践中，认识到科技对生活的影响，增强社会责任感和创新意识。
课程性质：本课程为实践性较强的电子技术课程，旨在培养学生的动手能力和创新精神。
学生特点：学生处于初中或高中阶段，具有一定的电子技术基础和动手能力，对新鲜事物充满好奇心。
教学要求：教师需引导学生通过小组合作，运用所学知识设计并实现抢答器，注重培养学生的实践能力和团队协作精神。
在教学过程中，关注学生的个体差异，鼓励学生提问、思考，提高学生的自主学习和创新能力。
通过课程目标的分解，使学生在实践中达到预期的学习成果，为后续的教学设计和评估提供依据。
二、教学内容本课程教学内容围绕以下三个方面进行组织：1. 理论知识：- 电子设计自动化（EDA）基本概念与原理；- 抢答器的工作原理及电路设计；- 抢答器电路中各个元器件的功能及选型。
教学内容关联教材章节：第二章 电子设计自动化基础、第三章 电路设计与仿真。
2. 实践操作：- EDA软件的使用方法与操作技巧；- 抢答器电路图的绘制与仿真；- 抢答器硬件电路的搭建与调试。
教学内容关联教材章节：第四章 EDA工具使用、第五章 实践操作。
3. 小组合作与创新：- 学生分组进行抢答器设计，分工合作，共同完成项目；- 学生在实践过程中，培养团队协作、沟通能力；- 学生针对实际问题进行创新设计，提高创新意识。
EDA 课程设计 抢答器
EDA课程设计报告学号：***姓名：***指导老师：***数字抢答器设计一、设计任务与要求1.基本功能：（1）抢答器同时供8名选手比赛，可选用S0 ~ S7八个按钮表示。
（2）设置一个系统清除和抢答控制开关S，该开关由主持人控制。
（3）抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在数码管上显示选手号码。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
（4）抢答器具有定时抢答功能，即支持人根据题目的难易课设置抢答时间（如10秒）。
当主持人启动"开始"键后，定时器进行减计时。
（5）参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。
（6）如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。
二、电路设计1．数字抢答器总体方框图如图（1）所示为总体方框图。
其工作原理为：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器显示零，定时器显示设定时间；主持人将开关置“开始”状态，宣布“开始”抢答器工作。
定时器倒计时，选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、指示灯提示。
当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。
图（1）数字抢答器总体方框图2．单元电路设计(1) 抢答器电路参考电路如图（2）所示。
该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。
工作过程：开关S置于"清除"端时，RS触发器的端均为０，４个触发器输出置０，使74LS148的＝０，使之处于工作状态。
当开关S置于"开始"时，抢答器处于等待工作状态，当有选手将按键按下时（如按下S5），74LS148的输出经RS锁存后，1Q=1，74LS48处于工作状态，４Q３Q２Q=101,经译码显示为"５"。
EDA课程设计报告--EDA数字抢答器
学生课程设计报告课程名称：EDA数字抢答器目录一、课程设计目的 (3)二、课程设计题目描述和要求 (3)三、课程设计报告内容 (4)四、结论 (21)五、结束语 (22)六、参考书目 (22)一、课程设计目的.设计一个可容纳4组参赛的数字式抢答器。
通过此次设计熟练掌握VHDL 语言，并掌握设计所用的软件。
二、课程设计题目描述和要求在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。
同时，还可以设置计分、犯规及奖惩计录等多种功能。
本设计的具体要求是：(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。
(3) 系统具有计分电路。
(4) 系统具有犯规电路。
系统设计方案：系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮可以用如TA、TB表示；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LEDA、LEDB、LEDC、LEDD表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（犯规警告模块，输出显示模块）。
三、课程设计报告内容按照要求，我们可以将整个系统分为四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；译码显示模块。
对于需显示的信息，需要增加或外接译码器，进行显示译码。
考虑到实验开发平台提供的输出显示资源的限制，我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。
整个系统的大致组成框图如图2.1所示。
图2.1 LED A LED B LED C LED D3.1抢答鉴别模块3.1.1抢答鉴别模块的功能抢答队伍共分为四组A,B,C,D。
EDA课程设计数字抢答器
课程设计任务书学生姓名：专业班级：指导教师：工作单位：信息学院题目: 数字抢答器初始条件：可选元件：74LS系列芯片 555定时器电阻电容开关仿真软件：Protel99se Altium Designer Winter 09要求完成的主要任务:（1）使用Altium Designer制作模拟乘法器的电路原理图（2）使用Altium Designer制作模拟乘法器的PCB图（3）使用Altium Designer进行电路仿真设计时间安排：（1）第1-3周：选题及任务安排。
（2）第4-10周：方案选择及设计。
（3）第11-16周：仿真及PCB制作。
（4）第17-18周：撰写报告及答辩。
指导教师签名：2010年月日目录ABSTRACT (3)ALTIUM DESIGNER简介 (5)一、设计题目 (5)1.1课程设计目的 (5)1.2 设计要求 (6)1.3 设计原理图 (7)2 ALTIUM DESIGNER WINTER 09 (8)2.1 Altium Designer绘制电路原理图 (8)3. 绘制PCB图 (12)3.1 加载网络表 (12)3.2 生成PCB板 (13)3.3 PCB板的排版布线 (15)4 电路仿真 (16)5 心得体会 (17)参考文献 (18)附录 (19)数字抢答器的设计及PCB板制作摘要抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。
抢答器多向着数字智能化发展，数字抢答器由主体电路与扩展电路两大部分组成：优先编码电路、锁存器、译码电路将输入信号显示；用控制电路和开关启动报警电路，以上两部分组成主体电路；通过定时电路和译码电路将脉冲信号在显示器上输出实现计时功能，构成扩展电路。
抢答器除具有基本的抢答功能外，还具有定时、计时和报警多重功能。
主持人通过时间预设开关预设供抢答的时间，系统将完成自动倒计时。
关键词：抢答器锁存器报警电路译码电路Design of Digital Answering Device and PCB Board Production AbstractResponder is a tool that has been widely used in various occasions of intelligence and knowledge competitions. Responder develops toword digital intelligence, digital answering device extended from the main circuit and the circuit two parts: the priority encoder circuit, latch, decoder input signal display; with the control circuit and switch startup alarm circuit, these two parts of the main circuit; through the regular circuit and decoding circuit will pulse the display output to achieve timing function, form expansion circuit. Responder addition to a basic function, but also with time, multiple time and alarm functions. Default by the time the default host for the answer in the time switch, the system will complete the automatic countdown.Key words:Responder；Latch；Alarm Circuit；Decoding circuitAltium Designer简介Altium Designer是Protel系列的最新升级版本Protel软件的原厂商 Altium公司推出了Protel系列的最新高端版本Altium Designer 09。
(完整)EDA课程设计——数字抢答器
数字式竞赛抢答器设计要求1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮,供抢答使用.2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
3、设置一个主持人“复位”按钮。
4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别,扬声器发出 2～3 秒的音响。
5、设置一个计分电路,每组开始预置 100 分,由主持人记分,答对一次加 10 分，答错一次减 10 分。
1、总体方案设计原理及分析1.1、方案原理按照设计要求，设计一个4组参赛的抢答器,所以这种抢答器要求有四路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数码显示和蜂鸣报警等方式提示主持人并显示出组别；同时该系统还应有复位功能。
主持人按下系统复位键（RST)，系统进入抢答状态，计分模块输出初始信号给数码显示模块并显示出初始值。
当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出2-3秒的声音提示，组别显示模块送出信号给数码显示模块,从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。
主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时，在规定的时间内根据答题的正误来确定加分或减分，并通过数码显示模块将成绩显示出来。
计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。
当主持人给出倒计时停止信号时，扬声器停止鸣叫.若参赛者在规定时间内回答完为题，主持人可给出倒计时计数停止信号,以免扬声器鸣叫。
主持人按下复位键,即RST 为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。
此抢答器的设计中采用自顶向下的设计思路,运用VHDL 硬件描述语言对各个模块进行层次化、系统化的描述,并且先设计一个顶层文件，再把各个模块连接起来。
1。
2、方案设计框图主电路 扩展功能电路图1 方案系统结构图1.3、方案各路功能分析此方案是由主体电路和扩展电路两部分构成，整个系统包括这样几个主要模块：抢答鉴别模块、抢答计时模块、抢答计分模块、译码显示模块、报警模块。
EDA课程设计--VHDL四路智力抢答器
VHDL四路智力抢答器EDA课程设计一、任务与目的1.1熟练掌握EDA工具软件Quartus的使用1.2熟悉使用VHDL硬件描述语言描述数字电路1.3学会使用VHDL进行大规模集成电路设计1.4学习使用CPLD/FPGA实验系统硬件验证电路设计的正确性1.5初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力二、设计题目与要求2.1设计题目四路智力竞赛抢答器2.2设计要求1.按所布置的题目要求，每一位学生独立完成全过程2.分模块层次化的设计；3.各功能模块的底层文件必须用VHDL语言设计，顶层文件可以用VHDL语言设计，也可以用原理图设计。
2.3设计内容设计一个可容纳四组参赛者同时抢答的数字抢答器。
主持人可控制系统发的清零和抢答的开始，控制电路可实现最快抢答选手按键抢答的判别和锁定功能，并禁止后续其他选手抢答。
抢答选手确定后给出选手编号的显示，抢答选手的编号显示保持到系统被清零为止，若提前抢答则对相应的抢答组发出警告。
*扩展内容：增加答题限时的功能，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED闪烁。
在主持人按下clear开关时限时复位。
三、功能分析四路智力竞赛抢答器按功能设计分为三个模块1.抢答锁存模块，在主持人发出抢答指令后（start=’1’），若有参赛者按下抢答按钮，则显示器显示抢答组别，同时电路处于自锁状态，使其它组的抢答器不起作用。
主持人可以用清零按钮进行清零（clr=’0’）.若抢答指令未发出（start=’0’），而有参赛者按下抢答按钮，则发出警告信号（alm=1）.2.显示功能模块，在参赛者抢答信号（组别）发出后，对参赛者信号进行译码，然后用7段数码管显示出来。
3.计时模块，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED亮。
在主持人按下clear开关时限时复位。
（扩展模块）四、设计思路分析，设计方案合理性分析与选择。
(成都大学)EDA课程设计题目及解决方案(抢答器)
EDA课程设计设计题目：智力竞赛抢答器一．电路功能：可满足8个组，同时参加竞赛。
抢答器复位后，数码显示为0，在竞赛主持人出完题并示意抢答开始后，每个组都可以通过各自的按钮开关发出抢答信号，抢答器一旦接收到某组最先发出的信号后，立即让数码管显出该组的组号，同时发出音响提示，且对后来组发出的抢答信号一律不与理睬。
主持人用复位钮复位抢答器，数码显示归0，提示音停止，在抢答组回答完问题后，重复前述过程，可进行下一题抢答。
二．原理框图（见附图）三．设计要求用VHDL语言描述抢答器逻辑功能，经编译后仿真，仿真波形正确后，加上段码译码器编译通过后方可在实验箱上下载，做真实电路验证。
四. 撰写设计报告给出设计方案框图，包括模块的划分，信息的传递关系；给出各模块的VHDL程序；给出每个模块的仿真波形图，并附以文字说明；写出设计的心得体会和收获。
一．结构描述法1（先锁存后编码）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY scq_8 ISPORT (g: IN STD_LOGIC_VECTOR (8 DOWNTO 1); rst, en: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR (8 DOWNTO 1)); END scq_8;ARCHITECTURE one OF scq_8 ISBEGINPROCESS ( rst, en)BEGINIF rst='0' THENq<= "11111111";ELSIF en ='1' THENq<=g;END IF;END PROCESS;END one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bm8_4 ISPORT(d: IN STD_LOGIC_VECTOR(8 DOWNTO 1); sum: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END bm8_4;ARCHITECTURE one OF bm8_4 ISBEGINPROCESS(d)BEGINCASE d ISWHEN "11111110" => sum<="0001";WHEN "11111101" => sum<="0010";WHEN "11111011" => sum<="0011";WHEN "11110111" => sum<="0100";WHEN "11101111" => sum<="0101";WHEN "11011111" => sum<="0110";WHEN "10111111" => sum<="0111";WHEN "01111111" => sum<="1000";WHEN OTHERS => sum<="0000";END CASE;END PROCESS;END one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT(A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE one OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000" => LED7S <= "0111111";WHEN "0001" => LED7S <= "0000110";WHEN "0010" => LED7S <= "1011011";WHEN "0011" => LED7S <= "1001111";WHEN "0100" => LED7S <= "1100110";WHEN "0101" => LED7S <= "1101101";WHEN "0110" => LED7S <= "1111101";WHEN "0111" => LED7S <= "0000111";WHEN "1000" => LED7S <= "1111111";WHEN "1001" => LED7S <= "1101111";WHEN "1010" => LED7S <= "1110111";WHEN "1011" => LED7S <= "1111100";WHEN "1100" => LED7S <= "0111001";WHEN "1101" => LED7S <= "1011110";WHEN "1110" => LED7S <= "1111001";WHEN "1111" => LED7S <= "1110001";WHEN OTHERS => NULL;END CASE;END PROCESS;END;四．状态机描述法LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY qdq8_1 ISPORT(rst,clk: STD_LOGIC;g: IN STD_LOGIC_VECTOR(8 DOWNTO 1);q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);sq: OUT STD_LOGIC );END qdq8_1;ARCHITECTURE one OF qdq8_1 ISTYPE s IS (s0,s1);SIGNAL crt_s: s;SIGNAL sum: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(rst,clk,g)BEGINIF rst='0' THEN crt_s<=s0;ELSIF clk'event AND clk='1' THENCASE crt_s ISWHEN s0 => q<="0000";sq<='0';CASE g ISWHEN "11111110" => sum<="0001";crt_s<=s1;WHEN "11111101" => sum<="0010";crt_s<=s1;WHEN "11111011" => sum<="0011";crt_s<=s1;WHEN "11110111" => sum<="0100";crt_s<=s1; WHEN "11101111" => sum<="0101";crt_s<=s1; WHEN "11011111" => sum<="0110";crt_s<=s1; WHEN "10111111" => sum<="0111";crt_s<=s1; WHEN "01111111" => sum<="1000";crt_s<=s1; WHEN OTHERS => crt_s<=s0;END CASE;WHEN s1 => q<=sum; sq<='1';crt_s<=s1;END CASE;END IF;END PROCESS;END one;。
EDA课程设计-抢答器
燕山大学课程设计说明书题目：抢答器学院（系）：电气工程学院年级专业：10级应用电子技术4班学号：学生姓名：指导教师：教师职称：实验师实验师燕山大学课程设计（论文）任务书说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
2012年 12 月 24 日目录第一章引言 (3)第二章设计说明 (3)第三章 verilog HDL设计源程序 (5)第四章波形仿真图 (13)第五章管脚锁定及硬件连线 (16)第六章总结 (17)参考文献 (18)第一章引言EDA是电子设计自动化（Electronic Design Automation）的缩写，是20世纪90年代初以计算机硬件和软件为基本工作平台，及数据库、图形学、图论、与拓扑逻辑、计算数学、优化理论等多学科最新成果研制的计算机辅助设计通用软件包，用于电子产品的自动设计。
现在对EDA的概念或范畴用的很宽，电子、机械、通信、航空航天、化工、矿产、生物、医学、军事等各个领域都有EDA的应用。
目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如，在飞机制造过程中，从设计、性能测试及特性分析到飞行模拟，都可能涉及EDA技术。
这里所指的EDA技术主要针对数字逻辑电路设计。
EDA技术研究的对象是电子设计的全过程，包括系统级、电路级、和物理级各个层次的设计。
从可编程逻辑器件和专用集成电路开发与应用角度，EDA系统包含一下子模块：设计输入子模块、设计数据库子模块、分析验证子模块、综合仿真子模块、布局布线子模块。
第二章设计说明1.1 设计思路本次EDA课程设计的题目是抢答器。
要求实现5人抢答功能：有人抢答时蜂鸣2秒，用L1-L5表示对应参赛者指示灯；用点阵显示抢中者序号；答题时限为10秒，从有人抢答开始用数码管倒计时10秒，倒计时结束后再蜂鸣两秒；主持人控制复位键，复位后进入下一轮抢答。
根据任务书的要求，当有第一个抢答信号时，将对应的端口置为高电平，同时产生锁定信号将其余抢答者的信号屏蔽，端口连接红色信号指示灯组L1-L5。
eda课程设计抢答器
1.跨学科融合：探讨抢答器设计与制作的跨学科元素，如融入物理知识、数学逻辑等；
2.环保与节能：引导学生思考如何在抢答器设计中融入节能环保理念，减少能耗；
3.用户交互体验：分析抢答器用户交互界面设计，提高用户操作便捷性和体验感；
4.智能化升级：介绍如何运用人工智能技术，如语音识别、物联网技术，对抢答器进行智能化升级；
5、教学内容
1.项目管理与团队协作：教授学生如何进行项目管理和团队协作，以高效完成抢答器的设计与制作；
2.专利申请与知识产权：介绍如何保护自己的设计成果，引导学生了解专利申请的基本流程；
3.标准化与工业化：讲解产品设计中的标准化和工业化要求，为将来的产品大规模生产做准备；
4.设计规范与标准：学习相关的设计规范和标准，确保抢答器的安全性和可靠性；
3、教学内容
1.进阶功能添加：引导学生思考如何为抢答器添加计时、计分等进阶功能；
2.电路扩展：探讨如何实现多路抢答，增加抢答器的参与人数；
3.知识点讲解：详细讲解EDA软件中的编程语言，如Verilog或VHDL，以及与微控制器的接口技术；
4.创新设计：鼓励学生发挥创意，设计具有个性化的抢答器电路，探讨如何提高其稳定性和响应速度；
2.代码编写：结合EDA软件，如Multisim或Proteus，编写抢答器控制程序；
3.仿真实验：利用EDA软件进行抢答器电路的仿真，验证程序的正确性；
4.硬件与软件结合：将编写好的程序烧录至微控制器，实现硬件与软件的结合；
5.展示与答辩：组织学生进行项目展示和答辩，提高学生的表达能力和自信心；
6.教学反馈：收集学生对本课程的意见和建议，不断优化教学方法，提升教学质量；
7.课后拓展：布置相关的课后拓展任务，鼓励学生深入研究，将所学知识内化于心；
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数字式竞赛抢答器设计要求1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。
2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
3、设置一个主持人“复位”按钮。
4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出 2~3 秒的音响。
5、设置一个计分电路，每组开始预置 100 分，由主持人记分，答对一次加10 分，答错一次减 10 分。
1、总体方案设计原理及分析1.1、方案原理按照设计要求，设计一个4组参赛的抢答器，所以这种抢答器要求有四路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数码显示和蜂鸣报警等方式提示主持人并显示出组别；同时该系统还应有复位功能。
主持人按下系统复位键（RST），系统进入抢答状态，计分模块输出初始信号给数码显示模块并显示出初始值。
当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出2-3秒的声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。
主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时，在规定的时间内根据答题的正误来确定加分或减分，并通过数码显示模块将成绩显示出来。
计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。
当主持人给出倒计时停止信号时，扬声器停止鸣叫。
若参赛者在规定时间内回答完为题，主持人可给出倒计时计数停止信号，以免扬声器鸣叫。
主持人按下复位键，即RST 为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。
此抢答器的设计中采用自顶向下的设计思路，运用VHDL 硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连接起来。
1.2、方案设计框图主电路 扩展功能电路图1 方案系统结构图1.3、方案各路功能分析此方案是由主体电路和扩展电路两部分构成，整个系统包括这样几个主要模块：抢答鉴别模块、抢答计时模块、抢答计分模块、译码显示模块、报警模块。
主体电路完成基本的抢答功能，接通电源时，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯；抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。
然后由译码显示电路显示编号，扬声器发出短暂声响，提醒主持人注意。
扩展电路完成各选手的得分显示以及报警功能。
选手回答问题完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。
本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。
系统的输入信号有：各组的抢答按钮s0、s1、s2、s3。
系统清零信号CLR，系统时钟信号CLK，复位信号RST，加分按钮端ADD，计时中止信号stop；计时十位和个位信号tb，ta。
；系统的输出信号有：四个组抢答状态的显示LEDx（x 表示参赛者的编号），四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
2、主要模块设计2.1、抢答鉴别模块在这个模块中主要实现抢答过程中的抢答鉴别功能。
其电路框图如下。
其中，rst为复位信号，当该信号高电平有效时，电路无论处于何种状态都恢复为初始状态，即所有的输出信号都为0；EN为抢答使能信号，该信号高电平有效；s0、s1、s2、s3为抢答按钮，高电平时有效。
当使能信号EN为低电平时，如果有参赛者按下按钮，则提前抢答报警信号FALSE[3..0]的对应位输出高电平，以示警告；当EN为高电平时，首先将提前抢答报警信号FALSE[3..0]复位清0，然后根据选手按下抢答按钮的先后顺序选择最先抢答的信号，其对应的抢答状态显示信号LEDA~LEDD输出高电平，抢答成功组别编号由信号states输出，并锁存抢答器此时的状态，直到清0信号有效为止。
在每一轮新的抢答之前，都要使用复位清零信号rst，清除上一轮抢答对判断电路留下的使用痕迹，使电路恢复初始状态。
图2 抢答鉴别模块框图2.2、计时模块在这个模块中主要实现抢答过程中的计时功能，在有组别抢答后开始倒计时，若在规定时间没人回答，则超时报警。
其中有系统复位信号rst；抢答使能信号s；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。
图3 计时模块框图2.3、计分模块抢答计分电路的设计一般按照一定数制进行加减即可，但随着计数数目的增加，要将计数数目分解成十进制并进行译码显示会变得较为复杂。
为了避免该种情况，通常是将一个大的进制数分解为数个十进制以内的进制数，并将计数器级连。
但随着数位的增加，电路的接口也会相应增加。
因此，本设计采用IF语句从低往高判断是否有进位，以采取相应的操作，既减少了接口，又简化了设计。
其电路框图如下，该模块输入信号为加分选择信号add和组别选择信号chose[3..0]，其中，加分选择信号add高电平有效，有效时对组别选择信号chose[3..0]选择的参赛组进行加分；组别选择输入信号chose[3..0]即抢答鉴别模块的输出信号states[3..0]。
输出信号分别对应四组竞赛者的得分。
图4 计分模块框图2.4、译码显示模块译码显示模块用于显示每组选手的分数，计时的时间等信息。
显示电路的实质就是一个简单的LED共阴极显示模块的译码器。
7段数码管LED常用的一般8字型为a,b,c,d,e,f,g,P，其中P为小数点，共阴LED低电平有效。
在这里我们不需要用到小数点位，因此用位宽为7的矢量表示7段数码管即可。
7段LED共阴极显示模块的框图如图所示。
其中，IN4[3…0]为输入信号，以4位2进制数表示；OUT7[6…0]为输出信号，将输入的二进制数译码显示为十进制数字的0~9。
图5 译码显示模块框图2.5、报警模块在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内有人抢答，指示灯显示抢答组别，扬声器发出 2~3 秒的音响。
即有效电平输入信号i；状态输出信号q。
图6 报警模块框图2.6、整体框图从上述设计方案中我们可以大致得到数字竞赛抢答器的系统框图，如下图所示，其中抢答时钟信号clk2；系统复位信号rst；抢答使能信号s；抢答状态显示信号states；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。
图7 抢答器系统框图3、仿真结果3.1、抢答鉴别模块仿真抢答鉴别模块的仿真波形图如图所示。
当鉴别模块的清零复位信号rst为高电平时，无论四组参赛者谁按下抢答按钮，系统输出均为零，同时组别显示端输出信号也显示为零；当清零信号rst为低电平时，s0、s1、s2、s3四组参赛者谁先按下抢答按钮，其对应的显示灯LEDx亮起，states[3..0]输出抢答成功的选手编号。
图8 抢答鉴别模块仿真波形图3.2计时模块计时模块的仿真波形如图所示。
实现了抢答过程中的计时功能，在有抢答开始后进行30秒的倒计时，并且在30秒倒计时后无人抢答显示超时并报警。
图9 计时模块仿真波形图3.3计分模块仿真系统设计过程中，当计分复位端RST=1时，并且组别输入信号CHOSE=0000,其中的组别输入信号是抢答鉴别模块的输出信号，计分器复位，此时以上四组都不会产生加减分操作。
然而当计分复位端RST=0时，此时计分器可以计分。
当CHOS=0001时，组别显示为A组，此时主持人利用计分器对A组进行加减分操作；当CHOS=0010时，组别显示为B组，此时主持人则利用计分器对B组进行加减分操作，以此类推。
下图仿真为A组回答正确，加分。
图10 计分模块仿真波形图3.4 译码模块仿真当in4= "0000" ，out7输出"0111111",此时数码管显示0；当in4= "0001" ，out7输出"0000110",此时数码管显示1；当in4= "0010" ，out7输出"1011011",此时数码管显示2；当in4= "0011" ，out7输出"1001111",此时数码管显示3；当in4= "0100" ，out7输出"1100110",此时数码管显示4；当in4= "0101" ，out7输出"1101101",此时数码管显示5；当in4= "0110" ，out7输出"1111101",此时数码管显示6；当in4= "0111" ，out7输出"0000111",此时数码管显示7；当in4= "1000" ，out7输出"1111111",此时数码管显示8；当in4= "1001" ，out7输出"1101111",此时数码管显示9；图11 译码显示模块仿真波形图3.5、报警模块仿真在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内如果人抢答或是计数到时蜂鸣器开始报警，有效电平输入信号i；状态输出信号q。
仿真如下图。
图12 报警模块仿真波形图3.6、整体仿真对电路整体进行仿真，得出如下仿真波形图12。
图中，当复位信号rst为高电平时，系统所有信号都清零；当主持人按下开始键，抢答器开始工作。
图13 整体仿真波形图4、原理连线图根据系统设计要求，将各模块连线得到如下系统框图。
主持人按下使能端EN，抢答器开始工作。
四位抢答者谁先按下抢答按钮，则抢答成功，对应的显示灯亮起，并通过显示电路模块显示参赛编号。
抢答成功的选手进入答题阶段，如果正确回答问题，则加分信号add有效，给相应的参赛组加分。
如果复位信号rst有效，使得抢答器在下一轮抢答前，其抢答成功的组别判断恢复为初始状态，开始新一轮抢答。
图14 原理连线图5、致谢对于此次课程设计，首先我得诚挚的感谢我的指导老师，从设计、整改及论文的定稿过程中，自始至终都倾注着老师的心血。
老师以严谨的治学之道、宽厚仁慈的胸怀、积极乐观的生活态度，兢兢业业的工作作风为我树立了学习的典范，他们的教诲与鞭策将激励我在学习和生活的道路上励精图治，开拓创新。
他们渊博的知识、开阔的视野和敏锐的思维给了我深深的启迪。
我真诚地谢谢老师们的指导和关怀。
于个人，通过这次课程设计，我进一步加深了对电子设计自动化的了解。