数字IC类笔试面试题
数字IC设计笔试面试经典100题
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
IC类面试题
IC类面试题IC类面试题一、基础知识部分1. 什么是集成电路（Integrated Circuit），它的优点和应用范围是什么？2. 请解释什么是半导体（Semiconductor），以及半导体材料的特点。
3. 请简要介绍一下半导体器件（如二极管、三极管）的结构、工作原理和应用。
4. 请解释什么是超大规模集成电路（VLSI），以及它的特点和应用范围。
5. 什么是数字集成电路（Digital Integrated Circuit）和模拟集成电路（Analog Integrated Circuit）？请列举它们各自的应用领域。
6. 请简要介绍一下有源器件（如场效应管、双极型晶体管）和无源器件（如电阻、电容、电感）的基本原理和应用。
二、设计能力部分1. 请设计一个简单的二极管整流电路，并解释它的工作原理和应用。
2. 如何设计一个简单的数字电路，将一个四位二进制数转换为十进制数？3. 请设计一个模拟滤波电路，用于去除输入信号中的高频噪声。
4. 如何设计一个集成电路，实现一个温度控制系统？请简要描述设计思路。
5. 请设计一个数字信号处理电路，能够实现输入数据的快速傅里叶变换。
6. 如何设计一个功率放大器电路，实现对输入信号的放大和输出？三、实践能力部分1. 请解释什么是电子设计自动化工具（Electronic Design Automation，简称EDA），并介绍一种常用的EDA工具。
2. 请介绍一种常用的半导体器件制造工艺，并谈谈其优缺点。
3. 请介绍一种常用的可编程逻辑器件（Programmable Logic Device，简称PLD），并解释它的工作原理和应用。
4. 请列举一些常见的集成电路封装形式，并解释它们的特点和应用场景。
5. 请介绍一种常用的模拟集成电路设计方法，以及一种常用的数字集成电路设计方法。
四、综合能力部分1. 在集成电路设计中，如何确定适当的工艺尺寸和电路结构，以实现设计要求？2. 在集成电路设计和制造中，如何解决功耗、发热和可靠性等问题？3. 在开发一个集成电路产品时，您认为最重要的是什么，为什么？4. 请谈谈您对未来集成电路技术发展的看法，以及您认为可能面临的挑战和机遇。
IC设计基础笔试面试常见题目(含详细答案)
接入具有相位滞后特性的 RC 网络，是增益函数相位滞后，达到稳定负反馈放大电路的目的；其 有细分为主极点补偿和极-零点补偿（超前 -滞后补偿） ； 主极点补偿是在放大电路时间常数最大的回路中并接一个补偿电容 C， 令放大电路的主极点频率 下降从而增大相位裕度；该补偿方法的缺点是 C 的容量较大，导致基本放大电路的频带变得很窄； 极 -零点补偿（超前-滞后补偿）是在时间常数最大的电路中并接一个 R 和 C 串联的补偿网络，使 得主极点减小，次极点增加，同时还可以利用补偿后产生的零点去抵消原系统中的极点，从而增加相 位裕度；米勒补偿属于这种补偿方式；极-零点补偿同样会使基本放大电路的频带变窄，但比主极点 补偿的频带宽。 6.2 超前补偿 引入相位超前网络，产生额外的零点 fz 和极点 f2，用其产生的零点 fz 去抵消原系统的次极点 P2， 而 f2 则成为新的次极点（注意 f2>P2） ，在补偿的过程中原系统的主极点 f1 保持不变；通过这种方式 拉开主极点和次极点的距离，提高了负反馈放大电路的稳定性；因为 f1 不变，放大电路的开环通频 带并没有改变；因此超前补偿方法在宽频带放大电路中得到广泛的应用。 7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。 判断系统是否稳定的准则： 相位移等于 180 度时，如果增益幅度大于 1 则不稳定；或者增益幅度等于 1 时相位移超过 180 度则不 稳定；一般要求相位裕度超过 45 度；在一些应用中要求相位裕度超过 60 度。 改变频响曲线的方法： （1）通过负反馈能够扩展增益幅度的平坦范围，也即扩展-3dB 带宽，但要注意深度的负反馈可能会 带来系统的不稳定性问题。 （2）在二级运算放大器中可以通过米勒补偿实现极点分裂，增加相位裕度，提高稳定性。 8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。 在典型的二级运放设计中，可以通过米勒补偿电容实现频率补偿，通过极点分裂来增加相位裕度，提 高稳定性；但要注意米勒补偿电容的引入会导致产生一个右半平面的零点，若设置不当该零点可能会 导致稳定性问题，可以通过调零电阻（nulling resistor ） 、消除前馈路径或者前馈补偿等方法控制这个 右半平面的零点；
数字IC面试题
注：红色为不会数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、有利于仿真器的仿真b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C. An active clock is essential for a synchronous reset design. Hence you can expect more power consumption.异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源b、设计相对简单。
c、异步复位信号识别方便d、Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design style isalso one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities.异步复位缺点：1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。
数字ic招聘精选面试题
2017年数字IC招聘精选面试题注：红色为不会数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、有利于仿真器的仿真b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C. An active clock is essential for a synchronous reset design. Hence you can expectmore power consumption.异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源b、设计相对简单。
c、异步复位信号识别方便d、Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power.Asynchronous design style is also one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities.异步复位缺点：1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。
电子类公司面试题目(3篇)
第1篇一、基础知识1. 题目：简述半导体材料的特点及其分类。
解析：半导体材料具有导电性介于导体和绝缘体之间的特性。
半导体材料分为元素半导体和化合物半导体。
元素半导体主要有硅、锗等，化合物半导体主要有砷化镓、磷化铟等。
2. 题目：解释PN结的形成原理及其特性。
解析：PN结是由P型半导体和N型半导体组成的。
在PN结形成过程中，P区的空穴和N区的电子相互扩散，形成扩散区。
扩散完成后，由于电荷积累，在PN结两侧形成内建电场，阻止电荷继续扩散。
PN结具有单向导电性、整流作用、电容特性等特性。
3. 题目：什么是集成电路？简述集成电路的发展历程。
解析：集成电路是将多个晶体管、二极管、电阻、电容等元件集成在一个半导体芯片上，实现一定功能的电路。
集成电路的发展历程经历了以下阶段：分立元件阶段、小规模集成电路阶段、中规模集成电路阶段、大规模集成电路阶段、超大规模集成电路阶段。
4. 题目：什么是CMOS技术？简述CMOS技术的特点。
解析：CMOS技术是一种互补金属氧化物半导体技术，由N沟道MOSFET和P沟道MOSFET组成。
CMOS技术具有以下特点：低功耗、高集成度、低噪声、良好的温度稳定性等。
二、模拟电路1. 题目：简述运算放大器的特点及其应用。
解析：运算放大器是一种高增益、差分输入、单端输出的放大器。
运算放大器具有以下特点：高增益、低输入阻抗、高输出阻抗、带宽较宽等。
运算放大器广泛应用于模拟信号处理、模拟电路设计等领域。
2. 题目：解释负反馈的概念及其作用。
解析：负反馈是将输出信号的一部分反馈到输入端，与输入信号进行叠加，从而改变电路的放大倍数、带宽、线性度等特性。
负反馈的作用包括：稳定电路工作点、提高电路线性度、扩展电路带宽等。
3. 题目：什么是滤波器？简述滤波器的基本类型及其特点。
解析：滤波器是一种允许信号通过而阻止或削弱其他信号通过的电路。
滤波器的基本类型包括：低通滤波器、高通滤波器、带通滤波器、带阻滤波器。
数字IC面试题
注：红色为不会%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%-------------------以上选自digital_IC----------------------------- %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、有利于仿真器的仿真b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C.An active clock is essential for a synchronousreset design. Hence you can expect more powerconsumption.异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；2）、电路在任何情况下都能复位而不管是否有时钟出现。
IC笔试、面试题库(含答案)
2、FPGA和ASIC的概念，他们的
区别。（未知）
ASIC:专用集成电路，它是面向专门用
途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，
短、交货周期供货的全定制，半定制集成电
路。与门阵列等其它ASIC (Application
Specific IC)相比，它们又具有设计开发周期
量产的电子产品。
14
熔丝型开关
PLICE（可编程逻辑互连电路单元）
熔丝断开为1
01
A1 A 0
0 0
0 1
1 0
1 1
1
0
10 00 00 1
0
Y1
0
0
0
1
Y2 Y3 Y4
0 0 0
0 0 1
1 0 0
0 0 1
十进制
0
1
4
9
用高压将PLICE
介质击穿。
反熔丝型开关
15
在反熔丝PROM中，各连接点放的不是熔丝，而
单片微型计算机(Single Chip
Microcomputer)，是指随着大规模集成
电路的出现及其发展，将计算机的
CPU、RAM、ROM、定时数器和多种
I/O接口集成在一片芯片上，形成芯片
级的计算机。
4
设计方法上从CISC结构演变到RISC结构
通常将采用英特尔处理器的服务器称为
IA (Intel Architecture)架构服务器，由于
Logic
0.35/0.3µm 3.3V/5V
Mix Mode
NVM
Hi-Voltage
CIS
Rtn
0.15µm
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威盛logic design engineer考题1。
一个二路选择器，构成一个4路选择器，满足真值表要求、2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法.17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input h as faster response for output rising edge.(less delaytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试circuit design)（转）VIA数字IC笔试试题1。
解释setup和hold time violation，画图说明，并说明解决办法。
2。
说说静态、动态时序模拟的优缺点。
3。
用一种编程语言写n!的算法。
4。
画出CMOS的图，画出tow-to-one mux gate。
5。
说出你的最大弱点及改进方法。
6。
说出你的理想。
说出你想达到的目标。
考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。
1.画一个CMOS的二输入与非门2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区。
4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control line5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗凭印象，各位大牛补充1.please give a block diagram of Costas PLL loop and give your ideas on howto implement it purely in DSP software ,assuming that PLL's input is digitized IF signal,which fa ctors determine PLL order? And describe PLL features with different loop orders3.please explain how spread spectrum communication scheme can restrain narrow-band and wide -band interfern ce respectively.4.On account a large frenquency offset between carrier and radio signal ,give your ideas on how to acquire timing and carrier synchronization in spread spectrum demodulation.5.please write basic equations of adaptives LMS (least-mean-square)algorithe.and describe how to estimate the gradient vector.8.An analog IF signal center4.309Mhz,after a bandpass filter ,it is sampleat5.714Mhz then where can we find it in nomalized frequency band?(with formuls)1。
一个二路选择器，构成一个4路选择器，满足真值表要求2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从A B可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（miles per gallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序（转）1、炬力集成笔试题，其中AMBA总线会考到。
AHB比较复杂，笔试的时候考的APB总线。
1。
一个四级的Mux,其中第二级信号为关键信号,如何改善timing2. 一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3. 卡诺图写出逻辑表达使...4. 用逻辑们画出D触发器5. 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素同时给出表达式6。
c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)7 cache的主要部分什么的8 Asic的design flow....一个38译码器设计一个FIFO，给出I/O信号，大小是4000Byte，数据8bit，难点在Read Enabel(Output) 问你在logic design领域遇到什么难题，如何解决？1.一个verilog的描述，要求你使用管子实现，并计算时序2.写一个memory的仿真模型3.给一个类似y(n)=a*y(n-1)+b*x(n)等等好多项的一个表达式，系统函数，画结构图4.一个卖报纸的fsm,关键之关键你要知道nickel和dime杀意思，载了5.gray码计数器地门实现6.画一个ff7.给一个时序电路加约束，满足setup,hold等要求，注意是两个时钟8.接上面，结果后方真约束不满足，如何改？9.3-8译码器地门实现10.一个计数器的verilog实现，有点小要求11.请写出你logic design中遇到的问题12.请写出logic analyzer的5个特点13.写好像是示波器的5个特征，那个单词不太认识14.一个mos电路的小信号模型15.计算一些mos电路的等效输出电阻，3个16.设计一个fifo17.写一下处理器的主要构成，及其作用补充：Q值转换是说有两个浮点数2.7xx,-15.xxx转换成定点数16位,第一个转成q=8,第二个转成q=9q代表定点数的小数位数还有就是一个定点数q=11,另一个q=8,问乘积的q。
还给了一组关于x(n)输入，y(n)输出的方程,求系统传递函数,应该是ARMA过程吧，然后问是fir还是iir。
____________________________________________________________________________ 5、描述你对集成电路设计流程的认识。
(一般来说asic和fpga/cpld没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少见到的。
而asic是通过掩膜的高的，它是不可被修改的。
至于流程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。
我是做路由器asic设计的可能你上网用的网卡还有路由器就是我们公司的，呵呵，流程基本如此！)（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。
1.设计输入。
在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。
自90年代初，Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。
2.前仿真（功能仿真）。
设计的电路必须在布局布线前验证电路功能是否有效。
（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译。
设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。
对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。
在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如Maxplus2）自动一次完成。
6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。
（ASCI 设计中，这一步骤称为第二次Sign—off）。
7.生产。
布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产)（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
ic卡的设计的流程分为:逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。