中国石油大学实验报告-数电设计性实验
数电设计实验报告
数电设计实验报告
《数电设计实验报告》
实验目的：通过本次实验，掌握数字电路设计的基本原理和方法，提高学生对数字电路设计的理论和实践能力。
实验内容：本次实验是基于数电设计的实践操作，通过实验板和相关器件进行数字电路设计与调试。
实验内容包括逻辑门电路设计、计数器设计、状态机设计等。
实验步骤：
1. 熟悉实验板和相关器件，了解数字电路设计的基本原理和方法；
2. 根据实验要求，设计逻辑门电路并进行仿真验证；
3. 设计并搭建计数器电路，测试其功能和性能；
4. 进行状态机设计，并对其进行调试和优化；
5. 总结实验过程中遇到的问题和解决方法，对实验结果进行分析和讨论。
实验结果：通过本次实验，我们成功设计并调试了一系列数字电路，包括逻辑门电路、计数器和状态机。
实验结果表明，我们掌握了数字电路设计的基本原理和方法，提高了对数字电路设计的理论和实践能力。
实验结论：本次实验使我们深入理解了数字电路设计的原理和方法，提高了我们的实践能力和创新意识。
通过实验，我们不仅学会了数字电路设计的基本技能，还培养了我们的团队合作和问题解决能力。
这些都为我们未来的学习和工作打下了坚实的基础。
总结：通过本次实验，我们深刻体会到了实践是检验理论的最好方法。
只有通过实际操作，我们才能真正理解数字电路设计的原理和方法，提高我们的实践
能力和创新意识。
希望通过今后的实验学习，我们能不断提高自己的技能和能力，为将来的学习和工作打下坚实的基础。
数电实验报告数码管显示控制电路设计
数电实验报告数码管显示控制电路设计实验目的：设计一个数码管显示控制电路，实现对数码管的显示控制。
实验器材：数码管、集成电路、电阻、开关、电源等。
实验原理：数码管是一种用它们来显示数字和字母的一种装置。
它由几个独立的发光二极管组成，每个数字由不同的发光二极管的组合表示。
对数码管的显示控制通常使用多路复用技术实现，即通过控制数码管的分段和共阴极或共阳极来实现不同数字的显示。
实验步骤：1.确定数码管的类型和接线方式。
本实验中使用共阳数码管，数码管共阳极通过电阻连接到正极电源。
2.选取适当的集成电路作为显示控制电路。
本实验中选择CD4511作为显示控制芯片，它可以实现对4位共阳数码管的显示控制。
3.连接电路。
将4位共阳数码管的阳极分别连接到CD4511芯片的A、B、C和D端口，共阴极连接到电源正极。
将CD4511芯片的输入端口IN1、IN2、IN3和IN4连接到微控制器的输出端口，控制微控制器输出的电平来选通不同的数码管。
4.设置微控制器的输出。
通过编程或手动设置微控制器的输出端口来控制数字的显示。
根据需要显示的数字，将相应的输出端口设置为高电平，其余端口设置为低电平。
通过适当的延时控制，便可以实现数字的连续显示。
实验结果与分析：经过上述步骤完成电路搭建后，我们可以通过改变微控制器的输出端口来控制数码管的显示。
当我们设置不同的输出端口为高电平时，相应的数码管会显示对应的数字。
通过适当的延时控制，我们可以实现数字的连续显示，从而实现对数码管的显示控制。
实验结论：通过本次实验，我们成功地设计并实现了一个数码管显示控制电路。
通过对微控制器输出端口的控制，我们可以实现对数码管的数字显示控制。
这对于数字显示系统的设计和开发具有重要意义。
实验心得：通过本次实验，我对数码管的显示控制有了更深入的了解。
数码管作为一种常见的数字显示装置，广泛应用于各种电子设备中。
掌握其显示控制原理和方法对于电子技术爱好者来说至关重要。
通过实际操作，我对数码管显示控制电路的设计和实现有了更深入的认识，同时也提高了我对数字显示系统的理解和设计能力。
数电实验报告1
实验一门电路逻辑功能及测试一、实验目的1、熟悉门电路逻辑功能。
2、熟悉数字电路学习机及示波器使用方法。
二、实验仪器及材料1、双踪示波器2、器件74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1、复习门电路工作原理相应逻辑表达示。
2、熟悉所有集成电路的引线位置及各引线用途。
3、了解双踪示波器使用方法。
四、实验内容实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。
线接好后经实验指导教师检查无误方可通电。
试验中改动接线须先断开电源，接好线后在通电实验。
1、测试门电路逻辑功能。
（1）选用双输入与非门74LS20一只，插入面包板，按图连接电路，输入端接S1~S4(电平开关输入插口)，输出端接电平显示发光二极管（D1~D8任意一个）。
（2）将电平开关按表1.1置位，分别测出电压及逻辑状态。
（表1.1）2、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图接线，输入端1﹑2﹑4﹑5接电平开关，输出端A﹑B﹑Y接电平显示发光二极管。
（2）将电平开关按表1.2置位，将结果填入表中。
表 1.23、逻辑电路的逻辑关系（1）选用四二输入与非门74LS00一只，插入面包板，实验电路自拟。
将输入输出逻辑关系分别填入表1.3﹑表1.4。
（2）写出上面两个电路的逻辑表达式。
表1.3 Y=A ⊕B表1.4 Y=A ⊕B Z=AB 4、逻辑门传输延迟时间的测量用六反相器（非门）按图1.5接线，输80KHz 连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd 值 ： tpd=0.2μs/6=1/30μs 5、利用与非门控制输出。
选用四二输入与非门74LS00一只，插入面包板，输入接任一电平开关，用示波器观察S 对输出脉冲的控制作用:一端接高有效的脉冲信号，另一端接控制信号。
数字电子技术 实验报告
实验一组合逻辑电路设计与分析1.实验目的（1）学会组合逻辑电路的特点；（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。
2.实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。
根据电路确定功能，是分析组合逻辑电路的过程，一般按图1-1所示步骤进行分析。
图1-1 组合逻辑电路的分析步骤根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设计。
图1-2 组合逻辑电路的设计步骤3.实验电路及步骤（1）利用逻辑转换仪对已知逻辑电路进行分析。
a.按图1-3所示连接电路。
b.在逻辑转换仪面板上单击由逻辑电路转换为真值表的按钮和由真值表导出简化表达式后，得到如图1-4所示结果。
观察真值表，我们发现：当四个输入变量A,B,C,D中1的个数为奇数时，输出为0，而当四个输入变量A,B,C,D 中1的个数为偶数时，输出为1。
因此这是一个四位输入信号的奇偶校验电路。
图1-4 经分析得到的真值表和表达式（2）根据要求利用逻辑转换仪进行逻辑电路的设计。
a.问题提出：有一火灾报警系统，设有烟感、温感和紫外线三种类型不同的火灾探测器。
为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号，试设计报警控制信号的电路。
b.在逻辑转换仪面板上根据下列分析出真值表如图1-5所示：由于探测器发出的火灾探测信号也只有两种可能，一种是高电平（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。
因此，令A、B、C分别表示烟感、温感、紫外线三种探测器的探测输出信号，为报警控制电路的输入、令F 为报警控制电路的输出。
图1-5 经分析得到的真值表（3）在逻辑转换仪面板上单击由真值表到处简化表达式的按钮后得到最简化表达式AC+AB+BC。
4.实验心得通过本次实验的学习，我们复习了数电课本关于组合逻辑电路分析与设计的相关知识，掌握了逻辑转换仪的功能及其使用方法。
数字电子电路》综合性设计性实验
加强实验操作训练，提高学生的动 手能力和实验效率。
相关技术发展与展望
集成电路技术
随着集成电路技术的发展，数字电子电路的设计 和实现将更加高效和可靠。
人工智能技术
人工智能技术在数字电子电路中的应用将进一步 拓展，为电路设计带来更多可能性。
5G通信技术
5G通信技术的发展将促进数字电子电路在通信领 域的应用和发展。
实验总结与反思
总结实验成果
对整个实验过程进行总结，概括实验的主要成果和收获。
反思与展望
对实验中存在的问题和不足进行反思，并提出改进措施和展望，为后续实验提供借鉴和指导。
06
实验扩展与提高
实验优化建议
增加实验难度
通过增加实验的复杂性和难度， 提高学生的实验技能和解决问题
的能力。
引入新技术
将最新的数字电子技术引入实验中， 使学生能够掌握最新的知识和技术。
确定设计方案后，绘制电路原 理图和PCB版图。
根据电路图，搭建实验电路并 完成硬件调试。
进行软件编程和调试，实现所 需功能。
进行系统测试和性能评估，完 成实验报告。
04
实验操作与调试
实验操作流程
电路设计
根据实验要求，设计合适的电 路图，确保电路功能符合要求。
程序编写
根据电路功能，编写合适的程 序，实现电路的控制和数据处 理。
数据处理与分析
对实验数据进行处理和分析，包 括计算误差、对比理论值与实际 值等，以评估实验结果的准确性 和可靠性。
实验结果对比与讨论
对比不同方案结果
将采用不同方案得到的实验结果进行 对比，分析各种方案的优缺点，为后 续实验提供参考。
结果讨论
对实验结果进行深入讨论，探讨可能 影响实验结果的因素，以及如何改进 实验方法和技巧。
中石油大学数电实验3基于QUARTUSII图形输入电路的设计
数字电子技术实验报告学院名称新能源学院专业班级学号姓名项目名称基于QUARTUSII图形输入电路的设计实验日期 2020年11月11日实验三基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的 3—8 译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解 QUARTUSII 原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
二、实验内容本次实验通过使用QUARTUSII软件模拟3-8译码器的工作，实验项目包括建立工程文件、建立图形设计文件、编译、管脚分配以及时序仿真。
1、列写真值表3-8 译码器三输入，八输出。
当输入信号按二进制方式的表示值为N 时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
其真值表如表二-1所示2、建立工程文件（1）双击运行程序（2）选择软件中的菜单 File>New Project Wizard，新建一个工程（3）点击NEXT 进入工作目录，设定工程名。
第一个输入框为工程目录输入框，用户可以输入如 f:/eda 等工作路径来设定工程的目录（4）点击 NEXT，进入下一个设定对话框，按默认选项直接点击 NEXT 进行器件选择对话框。
这里我们以选用 CycloneⅡ系列芯片 EP2C35F484C8。
（5）按默认选项，点击 NEXT 出现新建工程以前所有的设定信息，点击 FINISH 完成新建工程的建立。
3、建立图形设计文件（1）在创建好设计工程后，选择File>NEW…菜单，出现下图所示的新建设计文件类型选择窗口。
（2）New对话框中选择Device Design Files 页下的Block Diagram/Schematic File，点击OK 按钮。
（3）设计3-8译码器，将要选择的器件符号放置在图形编辑器的工件区域，用正交节点工具将原件边接起来，定义三个输入为 A、B、C，定义八个输出为D0、D1、D2、D3、D4、D5、D6、D7。
数电设计实验报告
一、实验目的1. 熟悉数字电路的基本组成和设计方法。
2. 学习组合逻辑电路和时序逻辑电路的设计与实现。
3. 掌握Verilog HDL语言进行数字电路的设计与仿真。
4. 提高数字电路分析与设计能力。
二、实验内容本次实验主要设计一个数字钟电路，要求实现以下功能：1. 显示时、分、秒，时间周期为24小时。
2. 时间基准为1秒对应1Hz的时钟信号。
3. 可通过按键进行校时。
三、实验原理数字钟电路主要由以下部分组成：1. 振荡器：产生基准时钟信号。
2. 分频器：将基准时钟信号分频，得到1Hz的时钟信号。
3. 计数器：对1Hz的时钟信号进行计数，实现秒、分、时的计时。
4. 显示器：将计时结果显示出来。
5. 校时电路：通过按键进行校时操作。
四、实验步骤1. 使用Verilog HDL语言编写数字钟电路的代码。
2. 使用ModelSim进行仿真，验证电路功能。
3. 将代码编译并下载到FPGA芯片上。
4. 在FPGA开发板上进行实验，测试电路功能。
五、实验代码```verilogmodule digital_clock(input clk, // 基准时钟信号input rst_n, // 复位信号，低电平有效 input set, // 校时按键output [5:0] h, // 时output [5:0] m, // 分output [5:0] s // 秒);reg [23:0] counter; // 计数器reg [23:0] h_counter; // 时计数器reg [23:0] m_counter; // 分计数器reg [23:0] s_counter; // 秒计数器// 时计数器always @(posedge clk or negedge rst_n) beginif (!rst_n) beginh_counter <= 24'd0;end else beginif (counter >= 24'd86400) beginh_counter <= h_counter + 24'd1;counter <= 24'd0;end else begincounter <= counter + 24'd1;endendend// 分计数器always @(posedge clk or negedge rst_n) begin if (!rst_n) beginm_counter <= 24'd0;end else beginif (h_counter >= 24'd24) beginm_counter <= m_counter + 24'd1; h_counter <= 24'd0;end else beginm_counter <= m_counter + 24'd1; endendend// 秒计数器always @(posedge clk or negedge rst_n) begin if (!rst_n) begins_counter <= 24'd0;end else beginif (m_counter >= 24'd59) begins_counter <= s_counter + 24'd1;m_counter <= 24'd0;end else begins_counter <= s_counter + 24'd1;endendend// 时、分、秒输出assign h = h_counter[5:0];assign m = m_counter[5:0];assign s = s_counter[5:0];endmodule```六、实验结果1. 仿真结果：使用ModelSim对代码进行仿真，验证电路功能。
数电实验设计实验报告
数电实验课程设计实践报告指导老师：李绍鹏学院：电子信息学院专业：电子信息工程学号：1140302110姓名：陈广林江苏科技大学2013.9课题一数字电子钟任务：用文本法或图形法设计一个能显示时、分、秒的数字电子钟。
要求：1.设计由20mhz有源晶振电路产生标准信号的单元电路；2.时为00～23六十进制计数器，分、秒为00～59六十进制计数器；3.能够显示出时、分、秒；4.具有清零，调节分钟的功能；5.模拟钟摆功能；6.具有整点报时功能，整点报时的同时声响电路会发出叫声；7.对时、分、秒单元电路进行仿真并纪录；8.选作部分：具有定时闹钟功能，可在任意设定一时间，到时自动提醒，通过声响电路发出叫声。
设计思路：1.设计一个分频器对提供的20mhz脉冲信号进行分频，在头文件中进行调用，根据输入的初值不同得到不同的频率信号；2.用计数器对1hz的脉冲信号进行计数得到秒，用译码器对其译码用数字管就能显示时间了，分与时也采用相同的办法得到；3.输入一个脉冲信号对分计数进行控制就可以调节分钟了；4.用LED灯对1HZ的信号进行间隙闪烁模拟钟摆功能；5.当时间为整点时用LED亮来模拟声响电路。
数字钟系统框图分频器：分频器电路图分频器仿真波形图分析：对输入的脉冲进行同步计数，根据需要输入不同的d值可得到不同频率的脉冲信号，为了更合理的脉冲占空比对脉冲采用了二分频得到占空比为50%的脉冲信号，本系统中用到的有1000HZ，250HZ，8HZ,1HZ的信号脉冲。
计数器：分析：采用同步计数器根据输入的C的不同实现不同的计数，计满一个周期后产生一个进位脉冲，本系统用到了一个24计数器和2个60计数器分别表示时分秒。
计数器电路图计数器电路图译码器：module yima(in,out1,out0);input [5:0] in; //in为输入的时，分，秒.output [3:0] out1,out0; //out1表示十位,out0表示个位.reg [3:0] out1,out0;always@(in)begincase(in)6'b000000: beginout0=4'b0000; out1=4'b0000; end //00 6'b000001: beginout0=4'b0001;out1=4'b0000; end //01 6'b000010: beginout0=4'b0010; out1=4'b0000; end //02 6'b000011: beginout0=4'b0011;out1=4'b0000; end //03 6'b000100: beginout0=4'b0100;out1=4'b0000; end //04 6'b000101: beginout0=4'b0101;out1=4'b0000; end //05 6'b000110: beginout0=4'b0110;out1=4'b0000; end //06 6'b000111: beginout0=4'b0111;out1=4'b0000; end //07 6'b001000: beginout0=4'b1000;out1=4'b0000; end //08 6'b001001: beginout0=4'b1001;out1=4'b0000; end //09 6'b001010: beginout0=4'b0000;out1=4'b0001;end //10 6'b001011: beginout0=4'b0001; out1=4'b0001; end //11 6'b001100: beginout0=4'b0010;out1=4'b0001; end //12 6'b001101: beginout0=4'b0011; out1=4'b0001; end //13 6'b001110: beginout0=4'b0100;out1=4'b0001; end //14 6'b001111: beginout0=4'b0101;out1=4'b0001; end //156'b010000: beginout0=4'b0110;out1=4'b0001; end //16 6'b010001: beginout0=4'b0111;out1=4'b0001; end //17 6'b010010: beginout0=4'b1000;out1=4'b0001; end //18 6'b010011: beginout0=4'b1001;out1=4'b0001; end //19 6'b010100: beginout0=4'b0000; out1=4'b0010; end //20 6'b010101: beginout0=4'b0001;out1=4'b0010; end //21 6'b010110: beginout0=4'b0010; out1=4'b0010; end //22 6'b010111: beginout0=4'b0011;out1=4'b0010; end //23 6'b011000: beginout0=4'b0100;out1=4'b0010; end //24 6'b011001: beginout0=4'b0101;out1=4'b0010; end //25 6'b011010: beginout0=4'b0110;out1=4'b0010; end //26 6'b011011: beginout0=4'b0111;out1=4'b0010; end //27 6'b011100: beginout0=4'b1000;out1=4'b0010; end //28 6'b011101: beginout0=4'b1001;out1=4'b0010; end //29 6'b011110: beginout0=4'b0000;out1=4'b0011;end //30 6'b011111: beginout0=4'b0001;out1=4'b0011; end //31 6'b100000: beginout0=4'b0010; out1=4'b0011; end //32 6'b100001: beginout0=4'b0011;out1=4'b0011; end //33 6'b100010: beginout0=4'b0100;out1=4'b0011; end //34 6'b100011: beginout0=4'b0101;out1=4'b0011; end //35 6'b100100: beginout0=4'b0110;out1=4'b0011; end //36 6'b100101: beginout0=4'b0111;out1=4'b0011; end //37 6'b100110: beginout0=4'b1000;out1=4'b0011; end //38 6'b100111: beginout0=4'b1001;out1=4'b0011; end //39 6'b101000: beginout0=4'b0000;out1=4'b0100;end //40 6'b101001: beginout0=4'b0001;out1=4'b0100; end //41 6'b101010: beginout0=4'b0010;out1=4'b0100; end //42 6'b101011: beginout0=4'b0011;out1=4'b0100; end //43 6'b101100: beginout0=4'b0100;out1=4'b0100; end //44 6'b101101: beginout0=4'b0101;out1=4'b0100; end //45 6'b101110: beginout0=4'b0110;out1=4'b0100; end //46 6'b101111: beginout0=4'b0111;out1=4'b0100; end //47 6'b110000: beginout0=4'b1000;out1=4'b0100; end //486'b110001: beginout0=4'b1001;out1=4'b0100; end //49 6'b110010: beginout0=4'b0000;out1=4'b0101;end //50 6'b110011: beginout0=4'b0001;out1=4'b0101; end //51 6'b110100: beginout0=4'b0010; out1=4'b0101; end //52 6'b110101: beginout0=4'b0011;out1=4'b0101; end //53 6'b110110: beginout0=4'b0100;out1=4'b0101; end //54 6'b110111: beginout0=4'b0101;out1=4'b0101; end //55 6'b111000: beginout0=4'b0110;out1=4'b0101; end //56 6'b111001: beginout0=4'b0111;out1=4'b0101; end //57 6'b111010: beginout0=4'b1000;out1=4'b0101; end //58 6'b111011: beginout0=4'b1001;out1=4'b0101; end //59 default: beginout0=4'bz; out1=4'bz; endendcaseendendmodule译码器仿真波形图译码器电路图分析：对输入的时分秒进行译码，译码管能显示16进制数，故采用4位二进制数表示，个位十位分别用一个译码管显示。