《VHDL的基本语法》
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VHDL基本语句
表达式可以是一个整数或枚举类型的值或数组 选择值有四种表达方式： ● 单个数值 ， 如 ：6 ● 数值选择范围， 如： （2 TO 4）表示取值为2，3，4。 ● 并列数值 如： 3 5 表示取值为3或着5 ● 混合方式 以上三种方式的混合
例
ARCHITECTURE example OF mux4 IS BEGIN PROCESS (sel) 注 BEGIN ●CASE中的选择值必须在表达式的取值范围内； CASE sel IS WHEN 0=> q <= d0 ; ●CASE语句是无序的，所有表达式值都是并行 WHEN 1=> q <= d1 ; 处理；而IF语句是有序的，最起始、最优先 WHEN 2=> q<= d3 ; WHEN 3=> q<= d4 ; 的先处理； WHEN others => NULL; ●可以有很多分支，但OTHERS分支只能有一个， END CASE; 且只能位于最后；用来使所有选择值能涵盖表 END PROCESS; END example; 达式的所有取值，以免插入不必要的锁存器
3、用于多选控制的IF语句：
格式 IF 条件1 THEN
<顺序处理语句1>；
ELSIF 条件2 THEN <顺序处理语句2>； ： ELSIF 条件n-1 THEN <顺序处理语句n-1>； ELSE <顺序处理语句n>； END IF；
P1: PROCESS (clk) BEGIN
IF (clk‘ event and clk=‗1‘ ) THEN
顺序语句
赋值语句
VHDL设计实体内的数据传递以及对端口界面外部数据的读写 都必须通过赋值语句的运行来实现。 功能是将一个值或表达式的运算结果传递给某一数据对象。 赋值语句有两种： 信号赋值语句和变量赋值语句 区别
例
ARCHITECTURE example OF mux4 IS BEGIN PROCESS (sel) 注 BEGIN ●CASE中的选择值必须在表达式的取值范围内； CASE sel IS WHEN 0=> q <= d0 ; ●CASE语句是无序的，所有表达式值都是并行 WHEN 1=> q <= d1 ; 处理；而IF语句是有序的，最起始、最优先 WHEN 2=> q<= d3 ; WHEN 3=> q<= d4 ; 的先处理； WHEN others => NULL; ●可以有很多分支，但OTHERS分支只能有一个， END CASE; 且只能位于最后；用来使所有选择值能涵盖表 END PROCESS; END example; 达式的所有取值，以免插入不必要的锁存器
3、用于多选控制的IF语句：
格式 IF 条件1 THEN
<顺序处理语句1>；
ELSIF 条件2 THEN <顺序处理语句2>； ： ELSIF 条件n-1 THEN <顺序处理语句n-1>； ELSE <顺序处理语句n>； END IF；
P1: PROCESS (clk) BEGIN
IF (clk‘ event and clk=‗1‘ ) THEN
顺序语句
赋值语句
VHDL设计实体内的数据传递以及对端口界面外部数据的读写 都必须通过赋值语句的运行来实现。 功能是将一个值或表达式的运算结果传递给某一数据对象。 赋值语句有两种： 信号赋值语句和变量赋值语句 区别
《VHDL语法基础》PPT课件
(5) 在结构体ART3中，COMPONENT→END COMPONENT 语句结构对所要调用的或门和半加器两元件作了声明 (COMPONENT DECLARATION)，并由SIGNAL语句定义了三 个信号D、E和F，作为中间信号转存点，以利于几个器件间的信 号连接。接下去的“PORT MAP( )”语句称为元件例化语句 (COMPONENT INSTANTIATION)。所谓例化，在电路板上， 相当于往上装配元器件；在逻辑原理图上，相当于从元件库中取 了一个元件符号放在电路原理图上，并对此符号的各引脚进行连 线。例化也可理解为元件映射或元件连接，MAP是映射的意思。 例如，语句“U2：H_ADDER PORT MAP(A=>E，B=>CIN， CO=>F，SO=>SUM)”表示将实体H_ADDER描述的元件U2的引 脚信号A、B、CO和SO分别连向外部信号E、CIN、F和SUM。
(2) VHDL具有丰富的仿真语句和库函数，使得在任何大系 统的设计早期，就能查验设计系统的功能可行性，随时可对系 统进行仿真模拟，使设计者对整个工程的结构和功能可行性做 出判断。
(3) VHDL语句的行为描述能力和程序结构，决定了它具 有支持大规模设计的分解和已有设计的再利用功能。符合市场 需求的大规模系统高效、高速的完成必须有多人甚至多个开发 组共同并行工作才能实现，VHDL中设计实体的概念、程序包 的概念、设计库的概念为设计的分解和并行工作提供了有利的 支持。
END ENTITY OR2； --实体OR2的结构体ART1的说明
ARCHITECTURE ART1 OF OR2 IS
BEGIN C<=A OR B； END ARCHITECTURE ART1；
2) 半加器的逻辑描述 -- IEEE库的使用说明
VHDL语言的基本语法解析
2、变量( Variable )
变量是一个局部变量，它只能在进程语句、函数语句和过程 语句结构中使用，用作局部数据存储。变量常用在实现某种算 法的赋值语句中。
一般格式：
VARIABLE 变量名：数据类型 约束条件：= 表达式；
例: VARIABLE x, y: INTEGER;
--定义x，y为整数变量
SIGNAL Y ，Z ：BIT；
Y<=A(M) ；
--M是不可计算型下标表示
Z<=B(3) ；
--3是可计算型下标表示
C (0 TO 3)<=A (4 TO 7) ； -以段的方式进行赋值
C (4 TO 7)<=A (0 TO 3) ； -以段的方式进行赋值
二、VHDL语言的数据对象
1、常数（ Constant ）
常量的使用范围取决于它被定义的位置 :
(1)程序包中定义的常量具有最大的全局化特性，可以用在调 用此程序包的所有设计实体中；
(2)设计实体中定义的常量，其有效范围为这个实体定义的所 有的结构体；
(3)设计实体中某一结构体中定义的常量只能用于此结构体；
(4)结构体中某一单元定义的常量，如一个进程中，这个常量 只能用在这一进程中。
5，678，0，156E2(=15600) ， 45_234_287(=45234287)
(2) 实数文字： 实数文字也都是十进制的数，但必 须带有小数点，如： 188.993, 88_670_551.453_909(=88670551.453909) ，
1.0，44.99E-2(=0.4499) ，1.335，0.0
?16#F.01#E+2ቤተ መጻሕፍቲ ባይዱ--( 十六进制数表示，等于 3841.00)
VHDL基本语法
变量不是真正的物理量 , 因此不能 出现在敏感信号表中. 出现在敏感信号表中. 在 process 语句中只作为输出存在的 信号 ( 出现在信号赋值符 " < =" 的左 边 ) 不能作为敏感信 号. 既出现在信号赋值符 "<=" 的左边 , 又出现在信号赋值符 "<=" 右边的信 号 , 可以出现在敏感信号表中 , 这是因 为这些信号既作为这块电路的输出 , 又 是电路内部的反馈信号. 是电路内部的反馈信号.
例7 2 与非门. 与非门. 参见程序' (参见程序'例7') ) 说明: 说明: 本例中 , 首先将与非门输入信号 a 和 b 并置 , 生成一个 2 位的 std_logic_vector 信号 sel .信号 C 是与非门的输出. 是与非门的输出.第一个 when 中的 "|" 代表或者 , 即 3 个条件中的任何一 语句. 个满足 , 执行 C <='1' 语句.
格式 : IF 条件 1 THEN 若干顺序执行语句 1 ELSIF 条件 2 THEN 若干顺序执行语句 2 … ELSIF 条件 n-1 THEN 若干顺序执行语句 n-1 ELSE 若干顺序执行语句 n END IF;
(5) 进程语句 进程语句(PROCESS)
进程语句是一个十分重要的语句 进程语句是一个十分重要的语句 , 本质上它描述了一个功能独立的电路 本质上它描述了一个功能独立的电路 块.
CASE语句与 语句一样也是个顺序执 语句与IF语句一样也是个顺序执 语句与 行语句,但使用上有区别. 行语句,但使用上有区别. CASE语句执行时是无序的,所有表达 语句执行时是无序的, 语句执行时是无序的 式是并行处理; 语句是有序的, 式是并行处理;而IF语句是有序的, 语句是有序的 先处理最优先的条件, 先处理最优先的条件,后处理次优先 条件. 条件. 在某种情况下,两种语句都可以使用, 在某种情况下,两种语句都可以使用, 语句比IF语句描述更简捷 但 CASE语句比 语句描述更简捷, 语句比 语句描述更简捷, 更清晰.故应优先选用CASE语句. 语句. 更清晰.故应优先选用 语句
VHDL语法入门
1.1 VHDL程序构件
配置说明
将具体的构造体分配给实体说明 示例
configuration conf1 of xor_gate is for data_flow end for; end conf1;
configuration conf2 of xor_gate is for structure end for; end conf1;
字符串
被双引号括起来的ASCII字符，如，“Hello”；
位串
被双引号括起来的数字序列，其前冠以基数说明符；如， B“0110_1111”，O“117”，X“FFE0”；
1.2 文法规则
文法格式
关键字、标识符：不区分大小写； 注释：‘--’，且只在该文本行有效； 分隔：‘；’为行分隔，VHDL的语句行可写在不同文本行
[端口说明；]
end [设计实体名] ；
1.1 VHDL程序构件
1.1 VHDL程序构件 IN
从外部输入至实体； 单向端口；
entity
1.1 VHDL程序构件 OUT
从实体输出至外部； 单向端口；
entity
1.1 VHDL程序构件 INOUT
可以从外部输入至实体； 也可以从实体输出至外部； 双向端口；
变量：
用于进程、子程序等模块的内部； 局部性数据对象；
1.3 数据对象及类型
例子：信号与变量
p2: process(a) variable tmp: integer:=1; begin tmp:=tmp*2; c2<=a+tmp; end process; end;
entity exmp1 is port(a: in Integer; b: out Integer); end; architecture behv of exmp1 is signal c1,c2: Integer; begin b<=c1+c2; p1: process(a) variable tmp: integer:=0; begin tmp:=tmp+1; c1<=a+tmp; end process;
VHDL基本语句用法 ppt课件
15
10.2.1 并行信号赋值语句
1. 简单信号赋值语句
格式：赋值目标 = 表达式
例： ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC ; BEGIN output1 <= a AND b ; output2 <= c + d ; g <= e OR f ; h <= e XOR f ; s1 <= g ;
10.2.4 元件例化语句
1）格式：
COMPONENT 元件名 IS GENERIC （类属表）； -- 元件定义（说明）语句
PORT （端口名表）；
END COMPONENT 文件名；
例化名 ：元件名 PORT MAP（ [端口名 =>] 连接端口名，...） ；
2）说明：
- - - - 元件例化（调用）语句。
c;
END;
例1的逻辑电路图见 图1
2021/3/26
VHDL基本语句用法 ppt课件
18
3. 选择信号赋值语句
1）格式:
WITH 选择表达式 SELECT
赋值目标信号 <=表达式1 WHEN 选择值1 表达式2 WHEN 选择值2 ... 表达式n WHEN 选择值n；
2）举例：[例2]
[例3]
4）CASE 语句举例
2021/3/26
VHDL基本语句用法 ppt课件
4
例【 10.1】
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY mux41 IS
PORT (s4，s3, s2，s1 : IN STD_LOGIC;
VHDL语法简单总结
VHDL语法(yǔfǎ)简单总结VHDL语法简单(jiǎndān)总结VHDL语法(yǔfǎ)简单总结一个(yī ɡè)VHDL程序代码包含实体(shítǐ)（entity）、结构(jiégòu)体（architecture）、配置(pèizhì)（configuration）、程序包（package）、库（library）等。
一、数据类型1.用户自定义数据类型使用关键字TYPE，例如：TYPE my_integer IS RANGE -32 TO 32;–用户自定义的整数类型的子集TYPE student_grade IS RANGE 0 TO 100;–用户自定义的自然数类型的子集TYPE state IS (idle, forward, backward, stop);–枚举数据类型，常用于有限状态机的状态定义一般来说，枚举类型的数据自动按顺序依次编码。
2.子类型在原有已定义数据类型(lèixíng)上加一些约束条件，可以定义(dìngyì)该数据类型的子类型。
VHDL不允许不同类型的数据直接进行操作运算，而某个数据类型的子类型则可以和原有类型数据直接进行操作运算。
子类型定义使用(shǐyòng)SUBTYPE关键字。
3.数组(ARRAY)ARRAY是将相同数据类型的数据集合在一起(yīqǐ)形成的一种新的数据类型。
TYPE type_name IS ARRAY (specification) OF data_type;–定义新的数组类型(lèixíng)语法结构SIGNAL signal_name: type_name [:=initial_value];–使用新的数组类型对SIGNAL，CONSTANT, VARIABLE进行声明例如：TYPE delay_lines IS ARRAY (L-2 DOWNTO 0) OF SIGNED (W_IN-1 DOWNTO 0);–滤波器输入延迟链类型定义TYPE coeffs IS ARRAY (L-1 DOWNTO 0) OF SIGNED (W_COEF-1 DOWNTO 0);–滤波器系数(xìshù)类型定义SIGNAL delay_regs: delay_lines; –信号延迟(yánchí)寄存器声明CONSTANT coef: coeffs := ( ); –常量(chángliàng)系数声明并赋初值4.端口数组在定义电路的输入/输出端口时，有时需把端口定义为矢量阵列，而在ENTITY中不允许使用TYPE进行类型定义，所以(suǒyǐ)必须在包集(PACKAGE)中根据端口的具体信号特征建立用户自定义的数据类型，该数据类型可以供包括ENTITY在内的整个设计使用。
第3章VHDL语法基础
--设初始值
FOR I IN 1 DOWNTO 0 LOOP
IF (A(I)=‘1’ AND B(I)=‘0’) THEN
A_LESS _B<=FALSE；
EXIT；
ELSIF (A(I)=‘0’ AND B(I)=‘1’) THEN
A_LESS _B<=TRUE；
--A<B
EXIT；
ELSE NULL；
PROCESS(A) IS
BEGIN TMP <=‘0’；
FOR N IN 0 TO 7 LOOP
TMP <=TMP XOR A(N)；
END LOOP； Y<= TMP；
结果：
END PROCESS；
Y=‘0’— A含偶数个‘1’，
END ARCHITECTURE ART；
Y=‘1’— A含奇数个‘1’。
BEGIN
PROCESS(A，B，C) IS
VARIABLE N： BOOLEAN；
BEGIN
C
IF A THEN N:=B；
ELSE N:=C； END IF； OUTPUT <=N； END PROCESS；
A
OUTPUT
B
对应的硬件电路
END ARCHITECTURE ART；
例3： 由两个2选1多路选择器构成的电路逻辑描述如图所示， 其中，当P1和P2为高电平时下端的通道接通。
A
S2 S1
D C
Z B A
ARCHITECTURE ART OF MUX41 IS
SIGNA S ：STD_LOGIC_VECTOR(1 DOWNTO 0)；
BEGIN
S<=S1 & S2；
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1、1987年的 IEEE 1076（VHDL87） 2、1993年进行了修正（VHDL93）
整理课件
6
VHDL在电子系统设计中的应用
•电子系统的设计模块
整理课件
7
VHDL在电子系统设计中的应用
• 电子系统设计的描述等级 1、行为级 2、RTL级（Register transfer level） 3、逻辑门级 4、版图级 • 用VHDL可以描述以上四个等级
格式： Arcthitecture 构造体名 of 实体名 is
[定义语句] 内部信号、常数、元件、数据类型、函数等的定义
begin [并行处理语句和block、process、function、procedure] end 构造体名；
整理课件
18
VHDL结构要点
• 例子(HalfAdd)
整理课件
VHDL培训教程
欢迎参加VHDL培训
整理课件
1
VHDL培训教程
第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计
整理课件
2
第一讲、VHDL简介及其结构
• 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的基本结构 3、VHDL的设计初步
signal databuffer: STD_LOGIC_VECTOR (3 downto 0);
begin
dataout<=databuffer;
process(clock,reset)
begin
if (reset='1') then databuffer<="0000";
elsif (clock'event and clock='1') then
整理课件
8
VHDL在电子系统设计中的应用
•系统设计的描述等级-制版级
整理课件
9
VHDL在电子系统设计中的应用
•系统设计的描述等级-逻辑门级
整理课件
10
VHDL在电子系统设计中的应用
•系统设计的描述等级-RTL级
整理课件
11
VHDL在电子系统设计中的应用
•系统设计的描述等级-行为级
整理课件
12
整理课件
3
什么是VHDL
• VHDLVHSIC Hardware Decription Language
其中VHSICVery High Speed Integrated Circuit
电子设计自动化的关键技术之一是要求用形式化 方法来描述硬件系统。VHDL适应了这种要求。
整理课件
4
VHDL和Verilog HDL
19
VHDL结构要点
• 例子 (FullAdd) （学习如何调用现有模块）
整理课件
20
VHDL结构要点
• 实例(FullAdd)-entity
整理课件
21
VHDL结构要点
• 实例(FullAdd)-architecture
整理课件
22
ห้องสมุดไป่ตู้ 整理课件
23
VHDL中的设计单元
除了entity(实体)和architecture(构造体)外还有 另外三个可以独立进行编译的设计单元
其中端口说明格式为： PORT(端口名1，端口名N：方向：类型） 其中方向有: IN , O整U理T课,件INOUT, BUFFER, LINKAGE15
VHDL结构要点
• 注意
In 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值
• 简单地说
In 不可以出现在<= 或 : = 的左边
out不可以出现在<= 或 : = 的右边
buffer可以出现整理在课件<= 或 : = 的两边
16
VHDL结构要点
• 例子 (HalfAdd)
其内部结构将整由理课A件rchitecture来描述
17
VHDL结构要点
2、Arcthitecture（构造体）
Library 库的概念
• 用户自己的库
如何使用VHDL描述硬件实体
Entity(实体）
Architecture 1（构造体）
Architecture N
process(进程结构） subprograms(子程序） block(块结构）
procedure（过程）
整理课件
function(函数）
13
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity count is
port ( clock,reset: in STD_LOGIC;
dataout: out STD_LOGIC_VECTOR (3 downto 0) );
end count;
architecture behaviorl of count is
• Verilog HDL：
另一种硬件描述语言，由Verilog 公司开 发，1995年成为IEEE标准。
优点：简单、易学易用
缺点：功能不如VHDL强大，仿真工具少 • VHDL ：
1987年成为IEEE标准
优点：功能强大、通用性强。
缺点：难学整理课件
5
VHDL的发展历史
• 起源于八十年代，由美国国防部开发 • 两个标准:
if databuffer="1000" then
databuffer<="0000"; else databuffer<=databuffer+'1';
end if;
end if;
end process;
end behavioral; 整理课件
14
VHDL结构要点
1、ENTITY（实体）
格式： Entity 实体名 IS [类属参数说明] [端口说明] End Entity；
• VHDL中的设计单元（可以独立编译）
整理课件
25
Library 库的概念
库： 数据的集合。内含各类包定义、实体、构造体等
• STD库 --VHDL的标准库 • IEEE库 -- VHDL的标准库的扩展 • 面向ASIC的库 --不同的工艺 • 不同公司自定义的库 • 普通用户自己的库
整理课件
26
• Package（包集合）属于库结构的一个层次，存放信 号定义、常数定义、数据类型、元件语句、函数定 义和过程定义。
• Package Body 具有独立对端口(port)的package
• configuration（配置）描述层与层之间的连接关系以 及实体与构造体之间关系。
整理课件
24
VHDL中的设计单元
整理课件
6
VHDL在电子系统设计中的应用
•电子系统的设计模块
整理课件
7
VHDL在电子系统设计中的应用
• 电子系统设计的描述等级 1、行为级 2、RTL级（Register transfer level） 3、逻辑门级 4、版图级 • 用VHDL可以描述以上四个等级
格式： Arcthitecture 构造体名 of 实体名 is
[定义语句] 内部信号、常数、元件、数据类型、函数等的定义
begin [并行处理语句和block、process、function、procedure] end 构造体名；
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18
VHDL结构要点
• 例子(HalfAdd)
整理课件
VHDL培训教程
欢迎参加VHDL培训
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1
VHDL培训教程
第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计
整理课件
2
第一讲、VHDL简介及其结构
• 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的基本结构 3、VHDL的设计初步
signal databuffer: STD_LOGIC_VECTOR (3 downto 0);
begin
dataout<=databuffer;
process(clock,reset)
begin
if (reset='1') then databuffer<="0000";
elsif (clock'event and clock='1') then
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8
VHDL在电子系统设计中的应用
•系统设计的描述等级-制版级
整理课件
9
VHDL在电子系统设计中的应用
•系统设计的描述等级-逻辑门级
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10
VHDL在电子系统设计中的应用
•系统设计的描述等级-RTL级
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11
VHDL在电子系统设计中的应用
•系统设计的描述等级-行为级
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12
整理课件
3
什么是VHDL
• VHDLVHSIC Hardware Decription Language
其中VHSICVery High Speed Integrated Circuit
电子设计自动化的关键技术之一是要求用形式化 方法来描述硬件系统。VHDL适应了这种要求。
整理课件
4
VHDL和Verilog HDL
19
VHDL结构要点
• 例子 (FullAdd) （学习如何调用现有模块）
整理课件
20
VHDL结构要点
• 实例(FullAdd)-entity
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21
VHDL结构要点
• 实例(FullAdd)-architecture
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22
ห้องสมุดไป่ตู้ 整理课件
23
VHDL中的设计单元
除了entity(实体)和architecture(构造体)外还有 另外三个可以独立进行编译的设计单元
其中端口说明格式为： PORT(端口名1，端口名N：方向：类型） 其中方向有: IN , O整U理T课,件INOUT, BUFFER, LINKAGE15
VHDL结构要点
• 注意
In 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值
• 简单地说
In 不可以出现在<= 或 : = 的左边
out不可以出现在<= 或 : = 的右边
buffer可以出现整理在课件<= 或 : = 的两边
16
VHDL结构要点
• 例子 (HalfAdd)
其内部结构将整由理课A件rchitecture来描述
17
VHDL结构要点
2、Arcthitecture（构造体）
Library 库的概念
• 用户自己的库
如何使用VHDL描述硬件实体
Entity(实体）
Architecture 1（构造体）
Architecture N
process(进程结构） subprograms(子程序） block(块结构）
procedure（过程）
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function(函数）
13
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity count is
port ( clock,reset: in STD_LOGIC;
dataout: out STD_LOGIC_VECTOR (3 downto 0) );
end count;
architecture behaviorl of count is
• Verilog HDL：
另一种硬件描述语言，由Verilog 公司开 发，1995年成为IEEE标准。
优点：简单、易学易用
缺点：功能不如VHDL强大，仿真工具少 • VHDL ：
1987年成为IEEE标准
优点：功能强大、通用性强。
缺点：难学整理课件
5
VHDL的发展历史
• 起源于八十年代，由美国国防部开发 • 两个标准:
if databuffer="1000" then
databuffer<="0000"; else databuffer<=databuffer+'1';
end if;
end if;
end process;
end behavioral; 整理课件
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VHDL结构要点
1、ENTITY（实体）
格式： Entity 实体名 IS [类属参数说明] [端口说明] End Entity；
• VHDL中的设计单元（可以独立编译）
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25
Library 库的概念
库： 数据的集合。内含各类包定义、实体、构造体等
• STD库 --VHDL的标准库 • IEEE库 -- VHDL的标准库的扩展 • 面向ASIC的库 --不同的工艺 • 不同公司自定义的库 • 普通用户自己的库
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• Package（包集合）属于库结构的一个层次，存放信 号定义、常数定义、数据类型、元件语句、函数定 义和过程定义。
• Package Body 具有独立对端口(port)的package
• configuration（配置）描述层与层之间的连接关系以 及实体与构造体之间关系。
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VHDL中的设计单元