FPGA工程师面试笔试试题
FPGA面试题目
各大公司面试笔试1．汉王笔试1、下面是一些根本的数字电路知识问题，请简要答复之。
a) 什么是Setup 和Holdup时间？b) 什么是竞争与冒险现象？怎样判断？如何消除？c) 请画出用D触发器实现2倍分频的逻辑电路？d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？e) 什么是同步逻辑和异步逻辑？f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图〔数据接口、控制接口、所存器/缓冲器〕。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？2、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、设想你将设计完成一个电子电路方案。
请简述用EDA软件〔如PROTEL〕进展设计〔包括原理图和PCB图〕到调试出样机的整个过程。
在各环节应注意哪些问题？2.飞利浦－大唐笔试归来1，用逻辑们和cmos电路实现ab+cd2. 用一个二选一mux和一个inv实现异或3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿〔如上升沿有效〕T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
时hold time不够，数据同样不能被打入触发器。
4. 如何解决亚稳态5. 用verilog/vhdl写一个fifo控制器6. 用verilog/vddl检测stream中的特定字符串1)DSP和通用处理器在构造上有什么不同，请简要画出你熟悉的一种DSP构造图2)说说定点DSP和浮点DSP的定义〔或者说出他们的区别〕3〕说说你对循环寻址和位反序寻址的理解4〕请写出【－8，7】的二进制补码，和二进制偏置码。
FPGA笔试面试题
第1章FPGA基础知识1. 1 FPGA 设计工程师努力的方向SOPC，高速串行 I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加， FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出 bug，将发现 bug 的时间提前，这也是一些公司花大力气设计仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入 FPGA 设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。
高速串行 IO 的应用，也丰富了 FPGA 的应用范围，象 xilinx 的 v2pro 中的高速链路也逐渐被应用。
总之，学无止境，当掌握一定概念、方法之后，就要开始考虑 FPGA 其它方面的问题了。
1.2 简述 FPGA 等可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入( HDL 代码、原理图)，功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试(综合后仿真) ，布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。
常用开发工具(Altera FPGA)HDL 语言输入： Text Editor (HDL 语言输入)，还可以使用 Ultra Edit原理图输入： Schematic EditorIP Core 输入： MegaWinzad综合工具： Synplify/Synplify Pro， Qaustus II 内嵌综合工具仿真工具： ModelSim实现与优化工具： Quartus II 集成的实现工具有 Assignment Editor (约束编辑器) 、LogicLock (逻辑锁定工具) 、PowerFit Fitter (布局布线器) 、Timing Analyzer (时序分析器， STA 分析工具) 、Floorplan Editor (布局规划器) 、Chip Editor (底层编辑器) 、Design Space Explorer (设计空间管理器) 、Design Assistant (检查设计可靠性)等。
FPGA工程师面试试题
4个FPGA工程师面试题目（经历）1.FPGA与CPLD内部结构区别？CPLD以altraMAX7000这种PLD为例，可分为三块结构：宏单元（Marocell），可编程连线（PIA和I/O控制块。
宏单元是PLD 的基本结构，由它来实现基本的逻辑功能。
可编程连线负责信号传递，连接所有的宏单元。
I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。
这种基于乘积项（实际就是与或阵列）的PLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。
布线方式是全局的，所以xx可预测。
CPLD适合做逻辑设计。
FPGAFPGA基于LUT，LUT本质上就是一个RAM,每一个LUT可以看成一个有4位地址线的16x1的RAM。
这也是为什么FPGA需要外接一个rom来上电配置。
以xilinx 的Spartan-ll 为例，主要包括CLBs I/O 块，RAM 块和可编程连线。
在spartan-llxx, —个CLB包括2个Slices每个slices包括两个LUT两个触发器和相关逻辑。
Slices可以看成是Sparta nil实现逻辑的最基本结构。
FPGA的制造工艺确定了FPGA芯片xx包含的LUT和触发器的数量非常多，往往都是几千上万，PLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA 的平均逻辑单元成本大大低于PLD所以如果设计xx使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。
tch和Register区别？行为描述中Latch如何产生？本质的区别在于：latch是电平触发，reg是边沿触发。
时序设计中尽量使用reg触发。
行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch。
比如：always@( a or b) // 缺少else 语句begi nif(a==1)q <= b;end3•对竞争冒险的理解，以及如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
FPGA笔试题目
FPGA笔试题目一．填空题1.目前世界上有十几家生产cpld/fpga的公司，最大的两家是：()和()。
答案：xilinx、altera目的：知识面考点：fpga熟识2.fpga的基本结构由3种可编程单元和一个用于存放编程数据的静态存储器组成。
这3种可编程的单元分别就是（）、（）和（）。
答案：iob――输出输出模块目的：知识面clb――可编程逻辑模块ir―互联资源或可编程内部连线目的：fpga基本结构的了解考点：fpga基本知识3.verilog语言信号赋值包含非堵塞赋值和堵塞赋值，通常非堵塞赋值用在()叙述中，堵塞赋值用在()描述中；答案：时序电路、组合逻辑目的：verilog语言的了解考点：硬件语言知识二．选择题1.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度(即速度优化)，下列方法(a)不属于面积优化。
a流水线设计b资源共享c逻辑优化d串行化2.下列方法中不能消除竞争冒险现象的是：(d)a.互连滤波电容b.修正逻辑设计c.导入选通脉冲d.采用女团逻辑3.大规模可编程器件主要有cpld和fpga两类，下面对fpga结构与工作原理描述中，正确的是(c)afpga全称作繁杂可编程逻辑器件bfpga是基于乘积项结构的可编程逻辑器件。
c.基于sram的fpga器件，每次上电后必须展开一次布局。
d在altera公司生产的器件中，max7000系列属fpga结构三．简答1.列举你熟识的前仿真检验工具，并以一种为基准直观叙述仿真步骤？答案：modelsim、vcs、nc等；步骤：目的：仿真工具的熟悉考点：工具知识掌握2.列举仿真过程中常用的verilog系统任务并叙述出高任务在仿真过程中的促进作用？答案：1).表明任务：$display$write主要促进作用就是在仿真过程中将仿真数据打印输出至屏幕；2).监控任务$monitor主要用作监控仿真过程中选定的参数，并将参数值输入列印至屏幕；3)探测任务$strobe主要用于在指定的时间之后显示仿真数据；4)文件输入和输出任务$fopen$fdisplay$fclose用于打开硬盘上的某个文件。
FPGA工程师面试试题
FPGA工程师面试试题自动化技术的快速发展，为我们的生活带来了许多便利。
FPGA （现场可编程逻辑门阵列）作为一种强大的硬件编程平台，帮助我们在嵌入式系统设计中实现高度灵活和高效的算法加速。
作为一名FPGA 工程师，你将需要具备深厚的硬件知识和精湛的编程能力。
在这篇文章中，我将介绍一些与FPGA工程师相关的问题，以及我对这些问题的看法和解决方案。
首先，我们来谈谈FPGA的基本概念。
FPGA是一种可编程逻辑门阵列，它可以根据用户的需求配置和重新配置。
与ASIC（专用集成电路）相比，FPGA的设计周期更短，并且可以进行多次修改和优化。
FPGA通常由可编程逻辑单元（PLU）、输入输出接口、片内存储器等组成。
在使用FPGA进行设计时，我们需要了解其内部结构和原理，并在编程时充分发挥其优点。
其次，我们来探讨一些常见的FPGA设计任务。
例如，嵌入式系统设计是FPGA工程师常见的任务之一。
在这个任务中，我们需要将处理器和外设集成到FPGA中，实现系统的功能。
此外，数字信号处理也是常见的FPGA设计任务。
我们可以使用FPGA加速复杂的算法和信号处理过程，以提高系统的性能和响应速度。
此外，FPGA还可以用于数据处理和模拟电路设计等领域。
在FPGA设计过程中，我们通常需要解决一些常见的问题。
例如，时序约束是一个重要的问题。
在设计中，我们需要确保信号的到达时间满足系统的时序要求。
此外，资源约束也是一个常见的问题。
由于FPGA的资源是有限的，我们需要合理利用资源来实现所需的功能。
考虑到功耗和算法的复杂性也是重要的问题。
在FPGA设计中，我们需要找到合适的平衡点，以满足系统的需求。
对于这些问题，我有一些解决方案。
首先，在解决时序约束问题时，我们可以使用时钟分区和时序约束等技术来确保信号到达时间的可靠性。
其次，在资源约束方面，我们可以优化代码和设计，以减少资源的使用。
例如，我们可以使用高级综合工具来生成更高效的硬件描述语言（HDL）代码。
FPGA面试笔试（四）
FPGA面试笔试（四）34：给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
36：用mos管搭出一个二输入与非门？<数字电子技术基础>49页37：画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路？省略38：画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题) ？39：用一个二选一mux和一个inv实现异或？其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).40：画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)？41：用与非门等设计全加法器？（华为）《数字电子技术基础》57页。
； .42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE43：画出一种CMOS的D锁存器的电路图和版图？44：LATCH和DFF的概念和区别？45：latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
FPGA工程师面试试题
FPGA工程师面试试题FPGA（Field-Programmable Gate Array）工程师是在数字电路设计和开发方面有着专业知识和经验的人员。
FPGA是一种可编程的逻辑器件，具有灵活性和可重构性，可用于各种应用领域，如通信、图像处理、工业控制和嵌入式系统等。
FPGA工程师的主要任务是设计和开发FPGA电路，并负责验证、优化和调试电路。
下面将介绍一些常见的FPGA工程师面试试题和回答。
首先，FPGA工程师需要具备怎样的基本知识和技能？作为一名FPGA工程师，需要具备以下基本知识和技能：1. 数字电路设计和开发的基本概念和原理；2. VHDL（VHSIC Hardware Description Language）或Verilog HDL （硬件描述语言）的使用；3. FPGA器件的结构和工作原理；4. FPGA开发工具的使用，如Xilinx ISE或Quartus II等；5. 时序分析和时序约束的理解和应用；6. 信号处理和通信原理的了解；7. PCB设计和布线的基本知识；8. 良好的问题解决能力和团队合作能力。
接下来，我们将介绍一些常见的面试试题和回答。
1. 请介绍一下FPGA和ASIC的区别。
回答：FPGA和ASIC（Application-Specific Integrated Circuit）都是可用于数字电路设计和开发的器件，但存在一些区别。
FPGA具有可编程的逻辑和可重构性，可以根据需要进行编程和配置，适用于快速原型开发和灵活性要求较高的应用。
相比之下，ASIC是专门为某一特定应用进行定制设计和生产的集成电路，具有更高的性能和集成度，但开发周期长且成本较高。
2. 请解释一下FPGA的工作原理。
回答：FPGA由大量的可编程逻辑单元（CLB）和可编程互连资源组成。
CLB包含逻辑门和触发器等基本逻辑元件，通过可编程的连接资源进行互连。
在配置过程中，FPGA的逻辑和连接资源可以根据设计需求进行编程和定制。
FPGA面试题
1、同步电路和异步电路的区别是什么?(仕兰微电子)2、什么是同步逻辑和异步逻辑?(汉王笔试)同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系.3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻.4、什么是Setup 和Holdup时间?(汉王笔试)5、setup和holdup时间,区别.(南山之桥)6、解释setup time和hold time的定义和在时钟信号延迟时的变化.(未知)7、解释setup和hold time violation,画图说明,并说明解决办法.(威盛VIA上海笔试试题)Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求.建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器. 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.如果hold time 不够,数据同样不能被打入触发器. 建立时间(Setup Time)和保持时间(Hold time).建立时间是指在时钟边沿前,数据信号需要保持不变的时间.保持时间是指时钟跳变边沿后数据信号需要保持不变的时间.如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量.8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除.(仕兰微电子)9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争.产生毛刺叫冒险.如果布尔式中有相反的信号则可能产生竞争和冒险现象.解决方法:一是添加布尔式的消去项,二是在芯片外部加电容.10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的.CMOS输出接到TTL是可以直接互连.TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V.11、如何解决亚稳态.(飞利浦-大唐笔试)亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态.当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上.在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去.12、IC设计中同步复位与异步复位的区别.(南山之桥)同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。
fpga面试题目及答案(3篇)
第1篇1. FPGA是什么？FPGA（现场可编程门阵列）是一种可编程逻辑器件，它可以根据用户的需求进行编程，实现各种数字电路功能。
FPGA具有高灵活性、高集成度、低功耗等优点，广泛应用于通信、工业控制、消费电子等领域。
答案：FPGA是一种可编程逻辑器件，可以根据用户需求进行编程，实现各种数字电路功能。
2. VHDL和Verilog的区别是什么？VHDL和Verilog都是硬件描述语言，用于描述数字电路和系统。
两者在语法和功能上存在一些差异：- VHDL是一种强类型语言，具有丰富的数据类型和操作符，易于编写复杂的数字电路描述。
- Verilog是一种弱类型语言，数据类型较为简单，但具有简洁的语法，便于快速编写代码。
答案：VHDL和Verilog的区别在于数据类型和语法，VHDL是强类型语言，Verilog 是弱类型语言。
3. 什么是FPGA的时钟域交叉问题？FPGA的时钟域交叉问题是指当多个时钟域的信号进行交互时，可能会出现信号竞争、数据丢失等现象，导致系统性能下降或功能失效。
答案：FPGA的时钟域交叉问题是指当多个时钟域的信号进行交互时，可能会出现信号竞争、数据丢失等现象。
4. 如何处理FPGA的时序问题？处理FPGA的时序问题主要包括以下几个方面：- 设计合理的时钟树，确保时钟信号在各个模块之间稳定传播。
- 合理设置时钟分频、倍频等参数，避免时钟抖动。
- 优化模块设计，减少信号路径长度，降低信号传播延迟。
- 进行时序仿真，确保满足设计要求。
答案：处理FPGA的时序问题主要包括设计合理的时钟树、设置时钟参数、优化模块设计和进行时序仿真。
5. FPGA的配置过程是怎样的？FPGA的配置过程主要包括以下几个步骤：- 编写配置文件：使用VHDL或Verilog等硬件描述语言编写配置文件，描述FPGA 内部电路的结构和功能。
- 编译配置文件：使用FPGA厂商提供的编译工具对配置文件进行编译，生成门级网表。
硬件工程师笔试面试题及答案(fpga相关)
硬件工程师笔试面试题及答案(fpga相关)硬件工程师笔试面试题及答案（FPGA相关）1. 请解释什么是FPGA，并简述其工作原理。
答案：FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种可以通过编程来配置的集成电路。
它由可编程逻辑块、可编程互连和I/O块组成，用户可以通过编程来定义这些逻辑块和互连的连接方式，从而实现特定的硬件逻辑功能。
2. FPGA与ASIC的主要区别是什么？答案：FPGA与ASIC的主要区别在于：- FPGA是可编程的，用户可以根据自己的需求来配置其逻辑功能，而ASIC（Application-Specific Integrated Circuit，专用集成电路）是为特定应用定制的，一旦制造完成就无法更改。
- FPGA的开发周期较短，适合快速原型开发和产品迭代，ASIC的开发周期较长，但一旦量产，成本较低。
- FPGA的功耗通常高于ASIC，因为ASIC可以针对特定应用进行优化。
3. 描述FPGA设计流程的基本步骤。
答案：FPGA设计流程的基本步骤包括：- 需求分析：确定设计目标和性能要求。
- 逻辑设计：使用硬件描述语言（如VHDL或Verilog）编写设计代码。
- 综合：将设计代码转换为FPGA可以理解的逻辑网表。
- 布局布线：将逻辑网表映射到FPGA芯片的物理资源上，并进行布线。
- 仿真：通过软件模拟来验证设计的正确性。
- 编程下载：将设计文件下载到FPGA芯片中进行测试。
- 调试：根据测试结果对设计进行调整和优化。
4. 在FPGA设计中，如何优化时序性能？答案：在FPGA设计中，优化时序性能可以通过以下方法：- 使用流水线技术来减少关键路径的延迟。
- 优化逻辑设计，减少逻辑深度。
- 使用快速的触发器和低延迟的逻辑门。
- 适当地使用时钟树和时钟管理技术。
- 进行时序约束和时序分析，确保时序要求得到满足。
5. 请列举FPGA设计中常见的测试方法。
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FPGA工程师面试试题00同步电路和异步电路的区别是什么?(仕兰微电子)什么是同步逻辑和异步逻辑?(汉王笔试)整个设计中只有一个全局时钟成为同步逻辑。
多时钟系统逻辑设计成为异步逻辑。
同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系.3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用oc门来实现,由于不用oc 门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻.4、什么是Setup 和Holdup时间?(汉王笔试)5、setup和holdup时间,区别.(南山之桥)6、解释setup time和hold time的定义和在时钟信号延迟时的变化.(未知)7、解释setup和hold time violation,画图说明,并说明解决办法.(威盛VIA2003.11.06 上海笔试试题)Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求.建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器. 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.如果hold time 不够,数据同样不能被打入触发器.建立时间(Setup Time)和保持时间(Hold time).建立时间是指在时钟边沿前,数据信号需要保持不变的时间.保持时间是指时钟跳变边沿后数据信号需要保持不变的时间.如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量.8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除.(仕兰微电子)9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争.产生毛刺叫冒险.如果布尔式中有相反的信号则可能产生竞争和冒险现象.解决方法:一是添加布尔式的消去项,二是在芯片外部加电容.10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)RS232 负逻辑-15~-3——1；+3~+15——0；20kbps;双向，全双工RS485/422 差分传输+2~+6——1；-2~-6——0；双向，半双工/单向，半双工；10M常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS 则是有在12V的有在5V的.CMOS输出接到TTL是可以直接互连.TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V.TTL,cmos，不能直连LVDS:LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路CML: CML电平是所有高速数据接口中最简单的一种。
其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。
11、如何解决亚稳态.(飞利浦-大唐笔试)亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态.当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上.在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去.12、IC设计中同步复位与异步复位的区别.(南山之桥)13、MOORE 与MEELEY状态机的特征.(南山之桥)14、多时域设计中,如何处理信号跨时域.(南山之桥)15、给了reg的setup,hold时间,求中间组合逻辑的delay范围.(飞利浦-大唐笔试)Delay < period - setup – hold16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min.组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.(华为)17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素,同时给出表达式.(威盛VIA 2003.11.06 上海笔试试题)18、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试题)19、一个四级的Mux,其中第二级信号为关键信号如何改善timing.(威盛VIA2003.11.06 上海笔试试题)20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径.(未知)21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等.(未知)22、卡诺图写出逻辑表达使.(威盛VIA 2003.11.06 上海笔试试题)23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛)24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03.11.09)25、To design a CMOS invertor with balance rise and fall time,please definethe ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)27、用mos管搭出一个二输入与非门.(扬智电子笔试)28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime).(威盛笔试题circuit design-beijing-03.11.09)29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路.(Infineon笔试)30、画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题)31、用一个二选一mux和一个inv实现异或.(飞利浦-大唐笔试)32、画出Y=A*B+C的cmos电路图.(科广试题)33、用逻辑们和cmos电路实现ab+cd.(飞利浦-大唐笔试)34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)35、利用4选1实现F(x,y,z)=xz+yz’.(未知)36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简).37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形. (Infineon笔试)38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)39、用与非门等设计全加法器.(华为)40、给出两个门电路让你分析异同.(华为)41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制.(未知)43、用波形表示D触发器的功能.(扬智电子笔试)44、用传输门和倒向器搭一个边沿触发器.(扬智电子笔试)45、用逻辑们画出D触发器.(威盛VIA 2003.11.06 上海笔试试题)46、画出DFF的结构图,用verilog实现之.(威盛)47、画出一种CMOS的D锁存器的电路图和版图.(未知)48、D触发器和D锁存器的区别.(新太硬件面试)49、简述latch和filp-flop的异同.(未知)50、LATCH和DFF的概念和区别.(未知)51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的. (南山之桥)52、用D触发器做个二分颦的电路.又问什么是状态图.(华为)53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage. (未知)57、用D触发器做个4进制的计数.(华为)58、实现N位Johnson Counter,N=5.(南山之桥)59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰微电子)60、数字电路设计当然必问Verilog/VHDL,如设计计数器.(未知)61、BLOCKING NONBLOCKING 赋值的区别.(南山之桥)62、写异步D触发器的verilog module.(扬智电子笔试)module dff8(clk , reset, d, q);input clk;input reset;input [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q <= 0;elseq <= d;endmodule63、用D触发器实现2倍分频的Verilog描述? (汉王笔试)module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always @ ( posedge clk or posedge reset)if ( reset)out <= 0;elseout <= in;assign in = ~out;assign clk_o = out;endmodule64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑.(汉王笔试) PAL,PLD,CPLD,FPGA.module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always @ (posedge clk or posedge reset)if(reset)q <= 0;elseq <= d;endmodule65、请用HDL描述四位的全加法器、5分频电路.(仕兰微电子)66、用VERILOG或VHDL写一段代码,实现10进制计数器.(未知)67、用VERILOG或VHDL写一段代码,实现消除一个glitch.(未知)68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解的).(威盛VIA 2003.11.06 上海笔试试题)69、描述一个交通信号灯的设计.(仕兰微电子)70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱.(扬智电子笔试)71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数. (1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求.(未知)72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程.(未知)73、画出可以检测10010串的状态图,并verilog实现之.(威盛)74、用FSM实现101101的序列检测模块.(南山之桥)a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0.例如a: 0001100110110100100110b: 0000000000100100000000请画出state machine;请用RTL描述其state machine.(未知)75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写).(飞利浦-大唐笔试)76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号).(飞利浦-大唐笔试)77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x为4位二进制整数输入信号.y为二进制小数输出,要求保留两位小数.电源电压为3~5v假设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程.(仕兰微电子)78、sram,falsh memory,及dram的区别?(新太硬件面试)79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9-14b),问你有什么办法提高refresh time,总共有5个问题,记不起来了.(降低温度,增大电容存储容量)(Infineon笔试)80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试题circuit design-beijing-03.11.09)81、名词:sram,ssram,sdram名词IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写(VCO).动态随机存储器的英文缩写(DRAM).名词解释,无聊的外文缩写罢了,比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器),FIR IIR DFT(离散傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图 c.白平FPGA工程师面试试题011 什么是Setup 和Holdup时间？2 什么是竞争与冒险现象？怎样判断？如何消除？3 用D触发器实现2倍分频的逻辑电路？.......4 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？5 什么是同步逻辑和异步逻辑？6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。