基于si5040的高速误码测试系统的设计与实现
一种基于FPGA的高速误码测试仪的设计
据设置 的参数合 成相 应的频 率。具体 合成 哪一个 ， Ｆ Ｇ 由 ＰＡ
来 实 现 对 Ｓ ７ ３ Ｌ的 控 制 。 Ｙ８７ ９
该 模 块 还 要 实 现 Ｆ Ｇ 读 取 Ｓ ８ ７ ０ 的 功 能 ． 以 确 定 ＰＡ Ｙ ７ ０￣
Ｓ ７０Ｖ是否 完成 时钟提 取及 数据恢 复 。根据 Ｓ ８７０ Ｙ８７ ｏ Ｙ ７０ Ｖ 的 工 作 原 理 ，可 以用 硬 件 语 言 Ｖ ｒｏ 编 写 程 序 在 Ｆ Ｇ 实 ｅ ｌｇ ｉ ＰＡ
发送 、 收模块在 Ｆ Ｇ 中实现 ， 制模块 由单片机实 现 ， 接 ＰＡ 控 显 示 模 块 由 单 片 机 驱 动 ． 样 使 得 设 计 的 误 码 分 析 仪 具 有 体 积 这
收稿 日期 ：０ ０ ０ — １ ２ １ － ３ ２ 稿 件 编 号 ：０ １ ３ ２ ２ １０ １ １
输 输出
码 分 析 仪 的 工 作 模 式 已 发 展 到 如 下 ４种 ： 析 仪 模 式 、 分 发 生 器 模 式 、 析 仪 ， 生 器 模 式 、 通 模 式 ［。 本 设 计 分 发 直 ２ １
中 的 误 码 测 试 仪 属 于 第 ３ 种 类 型 。 即 该 误 码 测 试 仪 可 以产 生 测 试 的 码 流 ． 可 以进 行 误 码 测 试 。 又
ｍ 序 列 作 为 测 试数 据 ， 测 试 速 率 最 高 可达 到 １５Ｍｂｓ 其 ５ ／。由 于将 物 理 层 上 的各 协 议 层 的 功 能 集 中 到 Ｆ Ｇ 内部 实现 ． ＰＡ 减 少 了硬 件 和 软 件 的 设 计 复 杂 度 ， 并且 缩短 了 系统 的 开发 的 周 期 ， 有 可 升 级 的特 点 。 具 关键 词 ：高速 误 码 测 试 仪 ； 场 可 编 程 门阵 列 ； ｅ ｌ 现 Ｖ ｒｏ ｉ ｇ硬 件 描 述 语 言 ； 块 图元 ； 真 ； 序 列码 模 仿 Ｍ 中 图分 类 号 ： Ｎ Ｏ Ｔ ６９ 文献标识码 ： Ａ 文 章 编 号 ：１７ — ２ ６ ２ １ ）７ １９ ０ ６ ４ ６ ３ （０ １０ － ２ — ５ ０
基于FPGA的高速误码测试系统设计.doc
1.系统组成原理数字通信系统的误码测试一般有近端测试和远端测试2种方式，如图1 (a)、(b)所7J\o(a)近端测试(单向)方式图(b)远端测试(环路)方式图图1数字通信系统的误码测试图1中误码测试发送部分与误码测试接收部分为误码测试系统的基本组成。
木文设计的误码测试发送和接收系统图分别如图2和图3所示。
时钟信号发生器—►码型产生与选择Tp吴码插入控制f输出接口电路图2误码测试发送系统图(3)误码测试接收系统误码测试发送部分主要由时钟信号发生器、伪随机码和人工•码发生器、误码插入发生器以及接曰电路组成它可以输出各种不同序列长度的伪随机码（从（2”7-1广（2'23-1）bit）和16bit的人工码，以满足ITU-T对不同速率的PCM系统所规定的不同测试用的序列长度。
它具有“0”码插入功能,并能发出带有10^3^10^-6误码率的数据，可用于检测被测设备和系统的承受能力和检测告警功能等。
接口电路用来实现输出CM 1码、HDB3 码、NRZ码和RZ码等码型，以适应符合ITU-T要求的被测电路的各种不同接口码型。
输出码型经被测信道或被测设备后，由误码测试接收部分接收，接收部分可产生一个与发送部分码发生器产生的图像完全相同的且严格同步的码型，并以此为标准，在比特比较器中与输入的图案进行逐比特比较。
被测设备产生的任何一个错误比特，都会被检出误码，并送误码计数器显示。
2.伪随机序列发生与自校验误码插入误码测试系统的工作码流是伪随机序列。
印序列具有B好的伪随机噪声性质，是在通信工程中被广泛应用的伪随机序列之一，本系统采用m序列发生器产生伪随机序列。
图4为『7的伪随机序列发生器结构。
伪随机序列发生器在2. 048MHz时钟信号的作用下产生序列长度为2^7-1=127的伪随机序列。
伪随机序列发生器部分VHDL源程序如下：library ieee;use ieee. std logic 1164. al;1 entitympsn7isport (elk: in std logic;load: in stdlogic;Q: out std logic);endmpsn7;architecture one ofmpsn7issignal cO, cl, c2, c3, c4, c5, c6, c7: std logic； beginprocess (elk, load)beginif (elk' eventand elk二'1! ) thenif (load='1! ) thenc7<=z (T ;c63 O';c5<=, 0z ;c4<=, O';c3<=z O';c2<=z O';cl<=, 0z ;coe r ;Q<=c7;elsecl<=cO;c2<=cl;c3<=c2;c4<=c3;c5<=c4;c6<=c5;c7<=c6;c0<=c7xor c4xor c3xor c2;Q<=c7;end if;end if;end process;end one;图(5)给出了在EP1K30TC144-3FPGA上实现VHDL伪随机序列发生器模块时序仿真结果。
基于嵌入式系统的误码仪的总体设计
基于嵌入式系统的误码仪的总体设计
古志强;石春和;贾盼恩
【期刊名称】《物流科技》
【年(卷),期】2010(033)009
【摘要】误码仪是专门为测试通信信道误码率而开发的仪器,其测试的直观性给工程实际应用带来了极大的便利.设计了基于嵌入式系统和FPGA的简易误码仪,充分利用了FPGA强大的可编程能力和丰富的资源,以及WinCE嵌入式系统体积小、功能强大等优势.设计了基于FPGA的误码测试板,该板通过PC104总线与PCM-3350嵌入式系统板进行通信,在实验平台上初步实现了其功能,具有很好的实用价值.
【总页数】3页(P89-91)
【作者】古志强;石春和;贾盼恩
【作者单位】军械工程学院,河北,石家庄,050003;军械工程学院,河北,石家
庄,050003;军械工程学院,河北,石家庄,050003
【正文语种】中文
【中图分类】TN911
【相关文献】
1.基于M451和SI5040的10G误码测试仪的设计与实现 [J], 高学严;彭魏魏
2.使用误码分析仪快速达成波罩测试、抖动与误码分析（上） [J], TomWaschura
3.使用误码分析仪快速达成波罩测试、抖动与误码分析（下） [J], TomWaschura
4.基于FPGA的串行自适应误码测试仪设计 [J], 钟鸣;江洁;华伊;魏祎;陆卫强
5.基于FPGA的误码分析仪设计 [J], 丁鑫;耿涛;郭娟;方佳朕;张晓鹏
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基于ARM Cortex-M3的高速误码测试系统设计
基于ARM Cortex-M3的高速误码测试系统设计吴聪;谢虎【期刊名称】《电视技术》【年(卷),期】2013(37)5【摘要】Bit error tester is the main equipment during performance testing communication system. Based on the current situation that domestic high speed bit error tester is scarce and foreign high speed bit error tester is quit expensive, it presents a new simple and cheap high speed bit error test system based on l0Gbit/s transceiver and ARM Cortex-M3 microprocessor LM3S9B90. According to the test, the system keeps a well error test performance a-long with low cost.%误码测试仪是评估通信信道的测试仪器.基于国内高速误码测试仪空缺、国外高速误码仪价格昂贵的现状,提出一种新的基于ARM Cortex-M3微处理器LM3S9B90和10 Gbit/s光收发器SI5040的简易、低廉的高速误码测试系统.经测试,该系统在保持成本低廉的同时还有较好的误码测试性能.【总页数】4页(P196-199)【作者】吴聪;谢虎【作者单位】重庆邮电大学信号处理与片上系统实验室,重庆400065;上海欣诺通信技术有限公司,上海201613【正文语种】中文【中图分类】TN92【相关文献】1.基于Qsys的高速信号误码测试系统设计 [J], 饶垚;邹波;蔡珂2.基于ARM Cortex-M3的声磁商品电子防盗系统设计 [J], 康雪娟;马文华;林钰人3.基于ARM Cortex-M3光照强度监测系统设计 [J], 周金芝;杨明4.基于ARM Cortex-M3的SoC系统设计 [J], 杨斌;韩瑞欣;董苏惠5.基于ARM Cortex-M3光照强度监测系统设计 [J], 周金芝;杨明;;因版权原因，仅展示原文概要，查看原文内容请购买。
基于ADμC7020的高速误码测试仪
速／ 电擦 除 存 储 器 Ｆ ａｈ和 ８ ＫＢ Ｒ ｌｓ ＡＭ ，串 行 接 口包 括 ＵＡＲＴ、 Ｐ 、 Ｓ Ｉ ２个 ＩＣ、 于 下 载／ 试 的 Ｊ 用 调 ＴＡＧ 端 口、 ４个 定 时 器 、１ 个 通 用 ＩＯ 引 脚 、 内 可 编 程 逻 辑 阵 列 ４ ／ 片 （ Ｌ 。Ｃ Ｐ Ａ） ＰＵ 时 钟 高 达 ４ Ｈｚ 可使 用 片 内 晶 体 振 荡 器 ５Ｍ ，
基 于 Ａ Ｃ ０ ０的 高 速 误 码 测 试 仪 Ｄ￣ ７ ２
潘 冬
（ １泰瑞 创科 技 公 国 内 外 高速 误 码 测 试仪 价 格 昂贵 、 针 系统 复 杂 的 现 状 ， 用 ＡＤＩ公 司 的 ＡＲＭ７ 采 ＴＤＭＩ微 控 制 器 ＡＤ＃ ７ ２ Ｃ ０ Ｏ和
ＡＤｕ ０ ０ａ ｄｔ ｅｖｒｕ ｌｉｓｒ ｍｅ ｔＬ ｂ Ｗ ｉｄ ｗｓ ＣＶＩ ｉ０ ０ ｉｃｕ ｅ ｒ ｇ ａ Ｃ７ ２ ｎ ｈ ｉ ａ ｎ ｔｕ ｎ ａ ｎ ｏ ／ ｔ ．Ｓ５ ４ ｎ ｌｄ ｓａｐ ｏ ｒ ｍｍａ ｌ ａｔｒ ｅ ｅ ａｏ ｎ ｈ ｃ ｅ ｕ ｃｉｎ，ｈ ｂｅｐ ｔｅ ｎｇ ｎ ｒ ｔｒａ ｄ ｃ ｅ ｋ ｒｆｎ ｔ ｏ ｔｅ
价 格 昂 贵 ， 且 系统 复 杂 。所 以 ， 于 国 内通 信 行 业 ， 发 并 对 开
高速突发模式误码测试仪的FPGA实现方案
ｔ ｃ ｉｎ ｉ ｏ ｕｃ ｅ ｅ ｔｏ ｓｃ ｎｄ ｔ ｄ；ｍ ｏｒ ｏ ｅｒ ｕｒｎ ｒｏｒｂｉｓｄｅ ｅ ｔｏｎ，ｔ ｅ ｒ ｃ ｉｅ ｕ ｔｆｌｅ ｈｅ ｐ ｅ ｂ ｅａ ｅ ｉ ｉｅ ｎｄ ｇｅ ｓｅ ｒ ｔ ｔ ｔｓ ｅ ｖ ，ｄ ｉｇ ｅ ｒ ｔ ｔ ｃｉ ｈ ｅ ｅｖ ｒｍ ｓ ｉｔ ｒｔ ｒ ａｍ ｌ ｎｄ ｄ ｌｍ ｔ ｒａ ｔ ｒｏｒｂｉｓ ｓａ ｉ—
ｐｒ ｃ ｉ ａ ｌ ． ａ ｔｃ ｌｖａ ｕｅ
Ｋｅ ｏ ｄ ｙ ｗ ｒ ｓ： ｂ ｓ — ｏ ｏｍ ｍ ｕ ｃ ｔｏｎ ＢＥＲ ｅ ｔ ｒ； ｌ ｃ ｘｔａ ｔ Ｒｏ ｋｅ ｌ ＧＴＰ ｒ ｎｓ ｅｖｅ ｕｒ ｔｍ ｄｅ ｃ ｎｉａ ｉ ｓ； ｔ ｓ ｅ ｃｏ ｋ ｅ ｒ ｃ ； ｃ ｔ Ｏ ｔａ ｃ ｉ ｒ
一
种 基 于 Ｆ ＧＡ 实现 的 高速 突发 模 式 误 码 测 试 仪 设 计 方 案 ， 介 绍 该 方 案 的 总 体 设 计 过 程 ， 及 Ｆ ＧＡ 中主 要 功 能 逻 Ｐ 并 以 Ｐ
辑模 块 的 工 作 原理 和控 制 系统 的 设 计 。 该 测 试 仪 应 用 于 １ ２ ． ５ ＧＨｚＧＰ ＯＮ 系统 突发 式 光 接 收 模 块 的误 码 测 试 中 ， 有 具
Ｓ ｎ Ｌｅ ｕ ｕ ￣ ｎ，Ｈｕ Ｃ ｈ ｉ ｉ ｕ ，Ｍａ Ｃ ａ ｈｏ
（ ｈｏ ｌｏｆＩ ｆ ｍ ａ ｉ Ｓｃ ｏ ｎ ｏｒ ｔｏｎ Ｅｎｇ ｎ ｅ ｉ ｇ，Ｗ ｕ ｎ Ｕ ｎｉ ｒ ｉｙ ｏｆＴｅ ｈｎｏｏｇ ｉ ｅ ｒｎ ｈａ ｖｅ ｓｔ ｃ ｌ ｙ，Ｗ ｕ ｎ ６３ ７０，Ｃｈｉ ） ｈａ ００ ｎａ Ａｂ ｔａｃ ：Ｂｅｎｇ ｄｉｆ ｒ ｎｔｆｏｍ ｅ ｒ ｌｃ ｎｔｎｕ ｌｄ ｔ ｔｅ ｍ ｓｒ ｔ ｉ ｆｅ ｅ ｒ ｇ ｎｅ ａ ｏ ｉ ａ — ａ ａ ｓ ｒ ａ ＢＥＲ ｅ ｔ ｒ ｔ ｅ ｅ ｅｖ ｒ ｏ ｒ ｔｍ ｏ ｔ ｓ ｅ ， ｈ ｒ ｃ ｉｅ ｆ ｂｕ ｓ — ｄｅ ＢＥＲ ｅ ｔ ｒ ｉ ｅ ｕｉｅ ｏ ｅ ｔ ａ ｔ ｔ ｓ ｅ ｓ ｒ ｑ ｒ ｄ ｔ ｘ ｒ ｃ
高速光纤数字传输系统中误码率的一种并行测试方法
高速光纤数字传输系统中误码率的一种并行测试方法
张春林;周正欧
【期刊名称】《系统工程与电子技术》
【年(卷),期】1999(021)012
【摘要】介绍了误码率的基本概念,并着重论述了有码间串扰误码率的计算方法.提出了一种新的在多路复用光纤传输系统中,利用低速的图形发生器和误码测试仪测试高速串行有码间串扰误码率的方案,给出实测结果,实验结果与理论分析相符合.【总页数】4页(P7-10)
【作者】张春林;周正欧
【作者单位】电子科技大学电子工程学院,成都,610054;电子科技大学电子工程学院,成都,610054
【正文语种】中文
【中图分类】TN1
【相关文献】
1.光纤数字传输系统复用技术在高速公路通信专用网中的应用 [J], 陈峰;
2.沈四高速公路改扩建中创新建设光纤数字传输系统 [J], 刘畅
3.光纤数字传输系统复用技术在高速公路通信专用网中的应用 [J], 陈峰
4.一种光纤通信数据传输及误码率测试方法 [J], 马云峰;许聪;董峰
5.光纤数字传输系统中误码率的计算方法 [J], 原增
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基于FPGA的简易误码测试系统的设计与实现
基于FPGA的简易误码测试系统的设计与实现古志强;石春和;贾盼恩【摘要】设计了基于FPGA的简易误码测试系统,在充分利用伪随机测试码m序列的规律和FPGA设计的灵活性的基础上,自行设计了发送模块和接收模块,其中重点设计了接收模块中的时钟同步子模块、帧同步和误码检测子模块;先介绍了误码测试系统的基本工作原理、基本架构,再分析主要功能模块的的结构和实现方法,最后在Quartus Ⅱ 6.0上进行时序仿真,并在Altera公司的EPF10K20TC144-4进行实验,能正确累计误码个数;实验结果验证了设计的有效性.【期刊名称】《计算机测量与控制》【年(卷),期】2010(018)011【总页数】4页(P2469-2471,2474)【关键词】误码测试系统;时钟同步;帧同步;m序列;FPGA【作者】古志强;石春和;贾盼恩【作者单位】军械工程学院,河北,石家庄,050003;军械工程学院,河北,石家庄,050003;军械工程学院,河北,石家庄,050003【正文语种】中文【中图分类】TN880 引言由于数字通信具有许多优良的特性,数字传输方式日益受到欢迎。
但在数字通信中,信道噪声使得接收端不可避免地会出现误码而影响通信的可靠性,误码率是检验数字通信系统可靠性的主要指标[1]。
因而,误码与误码率的研究与检测一直深受关注。
数字误码测试系统是专门为测试通信信道误码率而开发的。
数字误码测试系统给工程实际应用带来了极大的便利,它将误码结果直观、准确地显示出来,从而可方便地判断数字通信系统的可靠性。
本文充分利用了FPGA的灵活性,采用VHDL语言和原理图混合设计了各个功能模块[2],经调试达到了预期的目的。
1 误码测试系统的基本原理误码测试基本原理图如图1所示。
其工作原理为:在低频时钟CLK1的驱动下,将“测试码生成模块”生成的时钟测试数据输入到被测信道,由FPGA设计的接收端接收。
接收端包含有时钟同步模块、帧同步和误码检测模块和误码统计模块。