数字电路实验报告
数字电路设计实训实验报告
一、实验目的1. 熟悉数字电路的基本组成和基本逻辑门电路的功能。
2. 掌握组合逻辑电路的设计方法，包括逻辑表达式化简、逻辑电路设计等。
3. 提高动手实践能力，培养独立思考和解决问题的能力。
4. 理解数字电路在实际应用中的重要性。
二、实验原理数字电路是一种用数字信号表示和处理信息的电路，其基本组成单元是逻辑门电路。
逻辑门电路有与门、或门、非门、异或门等，它们通过输入信号的逻辑运算，输出相应的逻辑结果。
组合逻辑电路是由逻辑门电路组成的，其输出仅与当前输入信号有关，与电路的过去状态无关。
本实验将设计一个简单的组合逻辑电路，实现特定功能。
三、实验仪器与设备1. 数字电路实验箱2. 逻辑门电路（如与非门、或非门、异或门等）3. 逻辑电平测试仪4. 线路板5. 电源四、实验内容1. 组合逻辑电路设计（1）设计一个三人表决电路三人表决电路的输入信号为三个人的投票结果，输出信号为最终的表决结果。
根据题意，当至少有两人的投票结果相同时，输出为“通过”；否则，输出为“不通过”。
（2）设计一个4选1数据选择器4选1数据选择器有4个数据输入端、2个选择输入端和1个输出端。
根据选择输入端的不同，将4个数据输入端中的一个输出到输出端。
2. 组合逻辑电路搭建与测试（1）搭建三人表决电路根据电路设计，将三个与门、一个或门和一个异或门连接起来，构成三人表决电路。
（2）搭建4选1数据选择器根据电路设计，将四个或非门、一个与非门和一个与门连接起来，构成4选1数据选择器。
（3）测试电路使用逻辑电平测试仪，测试搭建好的电路在不同输入信号下的输出结果，验证电路的正确性。
3. 实验结果与分析（1）三人表决电路测试结果当输入信号为（1，0，0）、（0，1，0）、（0，0，1）时，输出为“通过”；当输入信号为（1，1，0）、（0，1，1）、（1，0，1）时，输出为“不通过”。
测试结果符合设计要求。
（2）4选1数据选择器测试结果当选择输入端为（0，0）时，输出为输入端A的信号；当选择输入端为（0，1）时，输出为输入端B的信号；当选择输入端为（1，0）时，输出为输入端C的信号；当选择输入端为（1，1）时，输出为输入端D的信号。
《数字电路》实验报告
《数字电路》实验报告项目一逻辑状态测试笔的制作一、项目描述本项目制作的逻辑状态测试笔，由集成门电路芯片74HC00、发光二极管、电阻等元器件组成，项目相关知识点有：基本逻辑运算、基本门电路、集成逻辑门电路等；技能训练有：集成逻辑二、项目要求用集成门电路74HC00制作简易逻辑状态测试笔。
要求测试逻辑高电平时，红色发光二极管亮，测试逻辑低电平时绿色发光二极管亮。
三、原理框图四、主要部分的实现方案当测试探针A测得高电平时，VD1导通，三级管V发射级输出高电平，经G1反相后，输出低电平，发光二级管LED1导通发红光。
又因VD2截止，相当于G1输入端开路，呈高电平，输出低电平，G3输出高电平，绿色发光二级管LED2截止而不发光。
五、实验过程中遇到的问题及解决方法（1）LED灯不能亮：检查硬件电路有无接错；LED有无接反；LED有无烧坏。
（2）不能产生中断或中断效果：检查硬件电路有无接错；程序中有无中断入口或中断子程序。
（3）输入电压没有反应：数据原理图有没有连接正确，检查显示部分电路有无接错；4011逻辑门的输入端有无浮空。
六、心得体会第一次做的数字逻辑试验是逻辑状态测试笔，那时什么都还不太了解，听老师讲解完了之后也还不知道从何下手，看到前面的人都起先着手做了，心里很焦急可就是毫无头绪。
老师说要复制一些文件协助我们做试验（例如：试验报告模板、试验操作步骤、引脚等与试验有关的文件），还让我们先画原理图。
这时，关于试验要做什么心里才有了一个模糊的框架。
看到别人在拷贝文件自己又没有U盘只好等着借别人的用，当然在等的时候我也画完了逻辑测试笔的实操图。
后面几次都没有过，但最后真的发觉试验的次数多了，娴熟了，知道自己要做的是什么，明确了目标，了解了方向，其实也没有想象中那么困难。
七、元器件一逻辑状态测试笔电路八、附实物图项目二多数表决器电路设计与制作一、项目描述本项目是以组合逻辑电路的设计方法，用基本门电路的组合来完成具有多数表决功能的电路。
数字电路实验报告
数字电路实验目录实验一组合逻辑电路分析 (1)实验二组合逻辑实验（一） (5)实验三组合逻辑实验（三） (9)实验四触发器和计数器 (16)实验五数字电路综合实验 (20)实验六555集成定时器 (22)实验七数字秒表 (25)实验一组合逻辑电路分析一、参考元件1、74LS00（四2输入与非门）2、74LS20（双4输入与非门）二、实验内容1、组合逻辑电路分析A B C DX15 V图1.1 组合逻辑电路分析电路图说明：ABCD按逻辑开关“1”表示高电平，“0”表示低电平；逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。
实验表格记录如下：表1.1 实验分析：由实验逻辑电路图可知：输出X1=AB CD •=AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。
2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？X1X25 VABCD图1.2 密码锁电路分析实验真值表记录如下：表1.2 实验分析：由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。
由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
实验二 组合逻辑实验（一）半加器和全加器 一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。
二、预习内容1、复习用门电路设计组合逻辑电路的原理和方法步骤。
2、复习二进制数的运算①用“与非”门设计半加器的逻辑图 ②完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图 ③完成用“异或”门设计三变量判奇电路的原理图 三、参考元件1、74LS283（集成超前4位进位加法器）2、74LS00（四2输入与非门）3、74LS51（双与或非门）4、74LS136（四2输入异或门） 四、实验内容1、用与非门组成半加器 由理论课知识可知：i S =i i A B ⊕=i i i i AB A B +=i i i i i i A B A A B B ••• i C =i i A B =i i A B根据上式，设计如下电路图：AiBi SiCi图2.1与非门设计半加器电路图得到如下实验结果：表2.1 半加器实验结果记录表格2、用异或门、与或非门、与非门组成全加器 由理论课知识可知：i S =1i i i A B C -⊕⊕ i C =1()i i i i i A B A B C -+⊕根据上式，设计如下电路：Ai BiCi-1SiCi图2.2 用异或门、与或非门、与非门设计的全加器表2.2 3、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1，否则为0. 根据题目要求可知：输出L=ABC ABC ABC ABC A B C +++=⊕⊕ 则可以设计出如下电路：74LS136NA B CL图2.3 用异或门设计的3变量判奇电路根据上图，可以得到如下实验数据表格：表2.3 4、用“74LS283”全加器逻辑功能测试U174LS283NS U M _410S U M _313S U M _14S U M _21C 49B 411A 412B 315A 314B 22A 23B 16A 15C 07图2.4 元件74LS283利用74LS283进行如下表格中的测试：表2.4 “74LS283实验三 组合逻辑实验（三）数据选择器和译码器的应用 一、实验目的熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。
数电实验报告实验一心得
数电实验报告实验一心得引言本实验是数字电路课程的第一次实验，旨在通过实际操作和观察，加深对数字电路基础知识的理解和掌握。
本次实验主要涉及布尔代数、逻辑门、模拟开关和数字显示等内容。
在实验过程中，我对数字电路的原理和实际应用有了更深入的了解。
实验一：逻辑门电路的实验实验原理逻辑门是数字电路中的基本组件，它能够根据输入的布尔值输出相应的结果。
常见的逻辑门有与门、或门、非门等。
本次实验主要是通过搭建逻辑门电路实现布尔函数的运算。
实验过程1. 首先，我按照实验指导书上的电路图，使用示波器搭建了一个简单的与门电路。
并将输入端连接到两个开关，输出端连接到示波器，以观察电路的输入和输出信号变化。
2. 其次，我打开示波器，观察了两个开关分别为0和1时的输出结果。
当两个输入均为1时，示波器上的信号为高电平，否则为低电平。
3. 我进一步观察了两个开关都为1时的输出信号波形。
通过示波器上的脉冲信号可以清晰地看出与门的实际运行过程，验证了实验原理的正确性。
实验结果和分析通过本次实验，我成功地搭建了一个与门电路，并观察了输入和输出之间的关系。
通过示波器上的信号波形，我更加直观地了解了数字电路中布尔函数的运算过程。
根据实验结果和分析，我可以总结出：1. 逻辑门电路可以根据布尔函数进行输入信号的运算，输出相应的结果。
2. 在与门电路中，当输入信号均为1时，输出信号为1，否则为0。
3. 示例器可以实时显示电路的输入和输出信号波形，方便实验者观察和分析。
结论通过本次实验，我对数字电路的基本原理和逻辑门电路有了更深刻的理解。
我学会了如何搭建逻辑门电路，并通过示波器观察和分析输入和输出信号的变化。
这对我进一步理解数字电路的设计和应用具有重要意义。
通过实验，我还锻炼了动手操作、实际观察和分析问题的能力。
实验过程中，需要认真对待并细致观察电路的运行情况，及时发现和解决问题。
这些能力对于今后的学习和研究都非常重要。
总之，本次实验让我更好地理解了数字电路的基本原理和应用，提高了我的实验能力和观察分析能力。
数字电路实验报告
数字电路实验报告实验目的本实验的目的是通过对数字电路的实际操作，加深对数字电路原理和实验操作的理解。
通过实验，理论联系实际，加深学生对数字电路设计和实现的认识和理解。
实验内容本次实验的实验内容主要包括以下几个方面：1.数码管显示电路实验2.时序电路实验3.组合电路实验实验仪器和器材本次实验所使用的仪器和器材包括：•真空发光数字数码管•通用数字逻辑芯片•实验箱•数字电路设计软件•示波器数码管显示电路实验在数码管显示电路实验中，我们将使用真空发光数字数码管和逻辑芯片来实现数字数码管的显示功能。
具体的实验步骤如下：1.按照实验箱上的电路图，将逻辑芯片及其它所需器件正确连接。
2.通过数字电路设计软件，编写和下载逻辑芯片的程序。
3.观察数码管的显示效果，检查是否符合预期要求。
时序电路实验时序电路是数字电路中非常重要的一部分，通过时序电路可以实现各种各样的功能。
在时序电路实验中，我们将通过设计一个简单的计时器电路来学习时序电路的设计和实现。
具体的实验步骤如下：1.在实验箱上按照电路图连接逻辑芯片及其它所需器件。
2.通过数字电路设计软件，编写和下载逻辑芯片的程序。
3.通过示波器观察时序电路的波形，检查是否符合设计要求。
组合电路实验组合电路是由多个逻辑门组合而成的电路，可以实现各种逻辑功能。
在组合电路实验中，我们将使用逻辑芯片和其他器件，设计并实现一个简单的闹钟电路。
具体的实验步骤如下：1.在实验箱上按照电路图连接逻辑芯片及其它所需器件。
2.通过数字电路设计软件，编写和下载逻辑芯片的程序。
3.测试闹钟电路的功能和稳定性，检查是否符合设计要求。
实验结果与分析通过以上的实验，我们成功地实现了数码管显示、时序电路和组合电路的设计和实现。
实验结果表明，在正确连接逻辑芯片和其他器件，并编写正确的程序的情况下，我们可以实现各种各样的数字电路功能。
通过实验过程中的观察和测试，我们也发现了一些问题和改进的空间。
例如，在时序电路实验中，我们发现时序电路的波形不够稳定，可能需要进一步优化。
VHDL数字电路课程实验报告
VHDL数字电路课程实验报告实验一8分频器一、实验要求：分别用信号量和变量实现八分频器二、实验过程：1、代码：8分频器vhdlibrary ieee;use ieee.std_logic_1164.all;entity freq_divider isport(clk: in std_logic;out1, out2: buffer bit);end freq_divider;architecture example of freq_divider issignal count1: integer range 0 to 7;beginprocess(clk)variable count2: integer range 0 to 7;beginif(clk'event and clk='1') thencount1<=count1+1;count2:=count2+1;if(count1=3) thenout1<=not out1;count1<=0;end if;if(count2=4) thenout2<=not out2;count2:=0;end if;end if;end process;end example;八分频器tbLIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY fd_tb isEND fd_tb;architecture behavior of fd_tb iscomponent freq_dividerport(clk:IN STD_LOGIC;out1, out2: buffer bit);end component;signal clk:std_logic;signal out1,out2:bit;beginu1: freq_divider port map(clk,out1,out2);processbeginclk<='0';wait for 50 ns;loopclk<=not clk;wait for 25 ns;end loop;end process;end behavior;2、结果图：实验二实现例8.6一、实验要求：电路只有一个输入时钟信号，输出信号在适中的两个边沿都会发生变化二、实验内容：1、代码信号发生器vhdENTITY signal_gen ISPORT (clk: IN BIT;outp: OUT BIT);END signal_gen;ARCHITECTURE fsm OF signal_gen ISTYPE state IS (one, two, three);SIGNAL pr_state1, nx_state1: state;SIGNAL pr_state2, nx_state2: state;SIGNAL out1, out2: BIT;BEGINPROCESS(clk)BEGINIF (clk'EVENT AND clk = '1') THENpr_state1 <= nx_state1;END IF;END PROCESS;PROCESS (clk)BEGINIF (clk'EVENT AND clk = '0') THENpr_state2 <= nx_state2;END IF;END PROCESS;PROCESS (pr_state1)BEGINCASE pr_state1 ISWHEN one =>out1 <= '0';nx_state1 <= two;WHEN two =>out1 <= '1';nx_state1 <= three;WHEN three =>out1 <= '1';nx_state1 <= one;END CASE;END PROCESS;PROCESS (pr_state2)BEGINCASE pr_state2 ISWHEN one =>out2 <= '1';nx_state2 <= two;WHEN two =>out2 <= '0';nx_state2 <= three;WHEN three =>out2 <= '1';nx_state2 <= one;END CASE;END PROCESS;outp <= out1 AND out2;END fsm;信号发生器tbentity tb_fsm isend tb_fsm;architecture behavior of tb_fsm is component signal_gen isport( clk: in bit;outp: out bit);end component;signal clk,outp:bit;beginu1: signal_gen port map(clk,outp); processbeginclk<='0';wait for 20 ns;loopclk<=not clk;wait for 10 ns;end loop;end process;end behavior;2、结果图实验三常数比较器一、实验要求常数比较器，用于比较的变量位宽应大于等于常数二、实验内容1、代码常数比较器vhdLIBRARY ieee;USE ieee.std_logic_1164.all;entity compare isport(b: in integer range 0 to 15;x1,x2,x3: out std_logic);end compare;architecture compare of compare isconstant a: integer:=10;beginx1<='1' when a>b else '0';x2<='1' when a=b else '0';x3<='1' when a<b else '0';end compare;常数比较器tbLIBRARY ieee;USE ieee.std_logic_1164.all;entity tb_compare isend tb_compare;architecture behavior of tb_compare iscomponent compareport(b: in integer range 0 to 15;x1,x2,x3: out std_logic);end component;signal b: integer;signal x1,x2,x3: std_logic;beginu1: compare port map(b, x1,x2,x3);processbeginb<=5; wait for 10 ns;b<=8; wait for 10 ns;b<=10; wait for 10 ns;b<=13; wait for 10 ns; b<=10; wait for 10 ns; b<=3; wait for 10 ns; end process;end behavior;2、结果图实验四序列检测器一、实验要求序列检测’1001’弱检测到，输出‘1‘，否则输出’0‘二、实验内容1、状态图2、代码序列检测器vhdlibrary ieee;use ieee.std_logic_1164.all;entity string_detector isport(datain,clk: in bit;q: out bit);end string_detector;architecture sd of string_detector istype state is (zero, one, two, three, four);signal pr_state, nx_state: state;beginprocess(clk)beginif(clk'event and clk='1') thenpr_state<=nx_state;end if;end process;process(datain, pr_state)begincase pr_state iswhen zero=>q<='0';if(datain='1') then nx_state<=one;else nx_state<=zero;end if;when one=>q<='0';if(datain='0') then nx_state<=two;else nx_state<=zero;end if;when two=>q<='0';if(datain='0') then nx_state<=three;else nx_state<=zero;end if;when three=>q<='0';if(datain='1') then nx_state<=four;else nx_state<=zero;end if;when four=>q<='1';nx_state<=zero;end case;end process;end sd;序列检测器tb------------------------------------------------------------------ library ieee;use ieee.std_logic_1164.all;------------------------------------------------------------------ entity testBench isend testBench;------------------------------------------------------------------architecture test of testBench iscomponent string_detector isport(datain,clk: in bit;q: out bit);end component;signal datain,clk:bit;signal q:bit;beginSD: string_detector port map(datain,clk,q);processbeginfor i in 0 to 100 loopclk<='0';wait for 10 ns;clk<='1';wait for 10 ns;end loop;end process;processbegindin<='1';wait for 20ns;din<='0';wait for 20ns;din<='0';wait for 20ns;din<='0';wait for 20ns;din<='1';wait for 20ns;din<='0';wait for 20ns;din<='0';wait for 20ns;din<='1';wait for 20ns;din<='0';wait for 20ns;din<='1';wait for 20ns;din<='0';wait for 20ns;end process;end test;3、结果图。
数字电路实验报告实验
数字电路实验报告实验一、引言数字电路是计算机科学与工程学科的基础，它涵盖了数字信号的产生、传输、处理和存储等方面。
通过数字电路实验，我们可以深入了解数字电路的原理和设计，掌握数字电路的基本知识和实验技巧。
本报告旨在总结和分析我所进行的数字电路实验。
二、实验目的本次实验的目的是通过搭建和测试电路，验证数字电路的基本原理，掌握数字电路实验中常用的实验仪器和操作方法。
具体实验目的如下：1. 组装和测试基础门电路，包括与门、或门、非门等。
2. 理解和实践加法器电路，掌握准确的运算方法和设计技巧。
3. 探究时序电路的工作原理，深入了解时钟信号和触发器的应用。
三、实验装置和材料1. 模块化数字实验仪器套装2. 实验台3. 数字电路芯片（例如与门、或门、非门、加法器、触发器等）4. 连接线、电源、示波器等。
四、实验步骤及结果1. 实验一：组装和测试基础门电路在实验台上搭建与门、或门、非门电路，并连接电源。
通过连接线输入不同的信号，测试输出的结果是否与预期一致。
记录实验步骤和观察结果。
2. 实验二：实践加法器电路将加法器电路搭建在实验台上，并输入两个二进制数字，通过加法器电路计算它们的和。
验证求和结果是否正确。
记录实验步骤和观察结果。
3. 实验三：探究时序电路的工作原理将时序电路搭建在实验台上，并连接时钟信号和触发器。
观察触发器的状态变化，并记录不同时钟信号下的观察结果。
分析观察结果，总结时序电路的工作原理。
五、实验结果与分析1. 实验一的结果与分析：通过测试与门、或门、非门电路的输入和输出，我们可以观察到输出是否与预期一致。
若输出与预期一致，则说明基础门电路连接正确，电路工作正常；若输出与预期不一致，则需要检查电路连接是否错误，或者芯片损坏。
通过实验一，我们可以掌握基础门电路的搭建和测试方法。
2. 实验二的结果与分析：通过实践加法器电路，我们可以输入两个二进制数字，并观察加法器电路的运算结果。
如果加法器电路能正确计算出输入数字的和，则说明加法器电路工作正常。
数电实验报告东大
一、实验目的1. 理解数字电路的基本组成和基本原理。
2. 掌握常用数字电路的分析和设计方法。
3. 提高动手实践能力，加深对数字电路理论知识的理解。
二、实验内容本次实验主要包含以下内容：1. 数字电路基础实验2. 组合逻辑电路实验3. 时序逻辑电路实验三、实验仪器与设备1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 计算器5. 实验指导书四、实验原理1. 数字电路基础实验：通过实验了解数字电路的基本组成和基本原理，包括逻辑门、编码器、译码器等。
2. 组合逻辑电路实验：通过实验掌握组合逻辑电路的分析和设计方法，包括加法器、编码器、译码器、数据选择器等。
3. 时序逻辑电路实验：通过实验掌握时序逻辑电路的分析和设计方法，包括触发器、计数器、寄存器等。
五、实验步骤1. 数字电路基础实验- 连接实验箱，检查电路连接是否正确。
- 按照实验指导书的要求，进行逻辑门、编码器、译码器等电路的实验。
- 观察实验结果，分析实验现象，并记录实验数据。
2. 组合逻辑电路实验- 连接实验箱，检查电路连接是否正确。
- 按照实验指导书的要求，进行加法器、编码器、译码器、数据选择器等电路的实验。
- 观察实验结果，分析实验现象，并记录实验数据。
3. 时序逻辑电路实验- 连接实验箱，检查电路连接是否正确。
- 按照实验指导书的要求，进行触发器、计数器、寄存器等电路的实验。
- 观察实验结果，分析实验现象，并记录实验数据。
六、实验结果与分析1. 数字电路基础实验- 通过实验，验证了逻辑门、编码器、译码器等电路的基本原理和功能。
- 实验结果符合理论预期，验证了数字电路的基本组成和基本原理。
2. 组合逻辑电路实验- 通过实验，掌握了组合逻辑电路的分析和设计方法。
- 实验结果符合理论预期，验证了组合逻辑电路的基本原理。
3. 时序逻辑电路实验- 通过实验，掌握了时序逻辑电路的分析和设计方法。
- 实验结果符合理论预期，验证了时序逻辑电路的基本原理。
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数字电路实验报告
班级：1403011 学号：
姓名：于梦鸽地点：EII-310 时间：第五批
实验一基本逻辑门电路实验
（一）实验目的
１.掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
２.熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
（二）实验所用器件
二输入四与非门74LS00 1片
（三）实验容
1、测试74LS00逻辑关系接线图
输 入输 出
引脚1引脚3
引脚2
K1
K2
23
LED0
L L
L
L
H
H
H H
图1.1 测试74LS00逻辑关系接线图表1.1 74LS00真值表
2.用３个三输入端与非门IC芯片74LS10安装如图所示的电路
从实验台上的时钟脉冲输出端口选择两个不同频率（约 7khz和 14khz）的脉冲信号分别加到Ｘ0和Ｘ1端。
对应Ｂ和Ｓ端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出Ｓ和Ｂ（及/Ｂ）的功能。
（四）实验数据结果
1、测试74LS00的逻辑关系
➢逻辑关系连接图
➢ 真值表
2.测试74LS86的逻辑关系
➢ 逻辑关系连接图
➢ 真值表
3.测试74LS10的逻辑关系
➢ 真值表
输 入 输出
引脚1 引脚2 引脚3 L L H L H H H L H H H L
输 入 输出
引脚1 引脚2 引脚3 L L H L H L H L L H H H
S B Y L L 0 L H 0 H L X1 H H X0
LED
K1 K2
LED
K1
K2
实验二组合逻辑电路部件实验
（一）实验目的：
掌握逻辑电路设计的基本方法
掌握EDA工具MAX-PlusII的原理图输入方法
掌握MAX-PlusII的逻辑电路编译、波形仿真的方法
（二）实验容
1.逻辑单元电路的波形仿真
利用EDA工具的原理图输入法，分别输入74138图元符号；建立74138的仿真波形文件，并进行波形仿真，记录波形；分析74138逻辑关系。
3-8译码器74138的波形仿真
实验数据及结果
2.设计并实现一个3位二进制全加器
输入输出
E A1 A2 Q0 Q1 Q2 Q3
1 ΦΦ 1 1 1 1
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
E为允许使能输入线，A1、A2为译码器输入，Q0、Q1、Q2、Q3分别为输出。
（1）二进制全加器原理
一个ｎ位二进制加法运算数字电路是由一个半加器和（ｎ－1）个全加器组成。
它把两个ｎ位二进制数作为输入信号。
产生一个（ｎ＋1）位二进制数作它的和。
如图所示。
用全加器构成的ｎ位二进制加法器
图中Ａ和Ｂ是用来相加的两n位输入信号，Ｃn-1，Ｓn-1，Ｓn-2，······Ｓ2,Ｓ1,Ｓ0是它们的和。
在该电路中对Ａ0和Ｂ0相加是用一个半加器，对其它位都用全加器。
如果需要串接这些电路以增加相加的位数，那么它的第一级也必须是一个全加器。
（2）实验步骤：
①设计1位二进制全加器，逻辑表达式如下：
S n=A n⊕B n⊕C n-1
C n= A n·B n＋C n-1(A n⊕B n)
A n是被加数，
B n是加数，S n是和数，
C n是向高位的进位，C n-1是低位的进位。
②利用1位二进制全加器构成一个4位二进制全加器
（三）实验数据及结果
3.设计一个四选一数据选择器电路
（一）实验原理及容
数据选择器又称输入多路选择器、多路开关。
它的功能是在选择信号的控制下，从若干路输入数据中选择某一路输入数据作为输出。
数据选择器
E
...
...
Y
D1
Dn
D2
C1Cm
数据选择端
使能端
数
据
输
入
端
输出端
一个四选一数据选择器功能表
选通选择信
号四路数
据
输出
E A1A0D F
1ΦΦΦ0
000D0～D3 D0
001D0～D3 D1
010D0～D3 D2
011D0～D3 D3
E是选通使能端，A1、A0分别是选择信号端，D0、D1、D2、D3分别是四路数据，F是输出端。
（二）实验数据及结果
实验三时序电路设计
（一）触发器实验
（一）实验目的
1．掌握RS触发器、D触发器、JK触发器的工作原理。
2．学会正确使用RS触发器、D触发器、JK触发器。
（二）实验容
1. D触发器DFF（或双D触发器74LS74中一个D触发器）功能测试。
D触发器的输入端口CLR是复位或清零，PRN是（置位）；给定D（数据）、CLK （时钟）波形序列，进行波形仿真，记录输入与输出Q波形。
说明D触发器是电平触发还是上升沿触发，分析原因。
实验数据及结果
2. JK触发器JKFF（或双JK触发器74LS73、74LS76中一个JK触发器）功能测试与分析。
JK触发器输入端口CLR是复位端，PRN是置位端，CLKS是时钟。
给出CK，J，K的波形，仿真JK触发器的功能，说明JK触发器的CLK何时有效。
实验数据及结果
实验四简单时序电路设计实验
（一）实验目的
学习利用EDA工具设计简单时序电路。
掌握简单时序电路的分析、设计、波形仿真、器件编程及测试方法
（二）实验容
1.用D触发器DFF（或74LS74）构成的4位二进制计数器（分频器）
(1) 输入所设计的4位二进制计数器电路并编译。
(2) 建立波形文件，对所设计电路进行波形仿真。
并记录Q0、Q1、Q2、Q3的状态。
(3) 对所设计电路进行器件编程。
将CLK引脚连接到实验系统的单脉冲输出插孔，4位二进制计数器输出端Q0、Q1、Q2、Q3连接到LED显示灯，CLR、PRN端分别连接到实验系统两个开关的输出插孔。
(4)由时钟CLK输入单脉冲，记录输入的脉冲数，同时观测Q0、Q1、Q2、Q3对应LED 显示灯的变化情况。
（三）实验数据及结果
实验五数字系统设计综合实验
（一）设计一个1位BCD加法器并显示计算结果的装置
1．元器件：BCD-7段LED译码器，7段共阴数码显示器，进位指示灯（亮表示有进位，灭表示无进位），BCD码加法器，电平开关（4bit×2）。
2．实验要求
该装置输入两路BCD数据（被加数与加数）后，再输入一个启动运算脉冲，加法器完成加法运算并将运算结果显示出来（7段LED显示和数，LED指示灯显示进位,若输入数据不是BCD数，应显示错误符E）。
（二）实验数据及结果
原理图
波形图
实验六模60计数器
（一）实验数据及结果
试验七数字钟设计
（一）任务与要求：充分利用CPLD实验系统提供的硬件资源，用VHDL语言（或VHDL 语言与组合逻辑图像结合）设计一个时（两位）分（两位）、秒（两位）计时器。
（二）实验数据及结果
秒
分
时
模8
分频器
总览图：
实验感想：
通过本次试验，我增加了对模拟软件的应用的认识与了解，还增加了我对操作的熟练度，增强了动手与动脑的能力。
虽然实验中会遇到一些问题，但通过思考将这些问题得以解决，使我对它们有了更深入的认识。