Moore型同步时序逻辑电路的设计与分析
实验九Moore型同步时序逻辑电路的分析与设计
22920132203686 薛清文周2下午实验
一．实验目的：
1.同步时序逻辑电路的分析与设计方法
2.D，JK触发器的特性机器检测方法。
2.掌握时序逻辑电路的测试方法。
3.了解时序电路自启动设计方法。
4.了解同步时序电路状态编码对电路优化作用。
二．实验原理：
二、
1.Moore同步时序逻辑电路的分析方法：
时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。
2.Moore同步时序逻辑电路的设计方法：
（1）分析题意，求出状态转换图。
（2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （4）触发器选型（D、JK）。 （5）状态编码，列出状态转换表，求出状态方程、驱动方程。 （6）画出时序电路图。 （7）时序状态检验，当N <2n时，应进行空转检验，以免电路进入无效状态不能启动。 （8）功能仿真，时序仿真。 3.同步时序逻辑电路的设计举例： 试用D触发器设421码模5加法计数器。 （1）分析题意：由于是模5（421码）加法计数器，其状态转换图如图1所示：（2）状态转换化简：由题意得该电路无等价状态。 （3）确定触发器数：根据，2n-1 （4）触发器选型：选择D触发器。 （5）状态编码：Q3、Q2、Q1按421码规律变化。 （6）列出状态转换表，如表1. （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整 的状态转换图，如图3所示，检查是否能自启动。 （9）画出逻辑图，如图4 所示。 三、实验仪器： 1.示波器1台。 2.函数信号发生器1台。 3.数字万用表1台。 4.多功能电路实验箱1台； 四、实验内容： 一． 模5（421码）（基于D 触发器）加法计数器功能检验： 按图搭接电路，Cp 接单脉冲信号P+，Q3Q2Q1分别接逻辑指示灯L3L2L1，Rd ---- 接逻辑开关K12，Sd1----、Sd2----、Sd3----分别接逻辑开关K1、K2、K3；接通电源后利用Rd ----使计数器复位后，加单脉冲，观察计数器工作情况，写出时序表。 1．可通过脉冲发生器进入各种状态。然后按单脉冲信号可观察L3L2L1的亮暗来对比完整的状态转换图是否正确。 2．接入单脉冲，观察信号灯指示情况。 二． 模5（421码）（基于JK 触发器）加法计数器的设计： 1. 由D 触发器分析得到状态转换图得知化简后没有等价状态 2. 确定触发器数为n=3 3. 列出JK 触发器功能表和特征方程 4.根据要求，结合功能表列出状态转换表 5．画出卡诺图，化简得到驱动方程 6.经过检验，无效状态代入状态方程后，可以自启动7．Multisim仿真 Q1与CP Q2与CP Q3与CP 六．实验过程中出现的故障现象及解决方法1.仿真时出现问题：当有4个不同的信号需要同时对比波形时，出现波形偏移，无法确定基准点解决：采用外触发源，使用Q3作为基准，使用 三次双踪示波器观察并作图 2.在卡诺图中确定K3时，采用了D触发器实 验中的结果，而未使用K3=X（任意值），为了保证设计的驱动方程能够明确保证自启动 3.遇到脉冲发生器按钮不稳定，点一下发出N 多脉冲的情况，在老师指导下采用函数发生器发出1HZ方波代替，稳定性骤增 4.关于Rd与Sd，必须将其准确置1，否则悬空时在实验中和模拟时不一样。 七．思考题与反馈 1.若Rd与Sd悬空，会出现不稳定的高电位， 因为TTL的特性，悬空时为高电位，但是会受到实验环境中的电磁波干扰，以致其不稳定，会突然跳变 2.在实验过程中，遇到之前数电没学懂的知识， 比如Qn与驱动方程的关系，为何要这样做，亲自实践后对于课本知识的感悟更深刻，记忆更牢固 3.在同步时序逻辑电路中，加入时钟信号但是 电路并没有按照设计时序变动。此时首先应该考虑设计有没有考虑到自启动，其次想到设计电路的遗漏点。然后是线路连接，检查触发器 电源与公共端，接线牢固与否。并使用万用表测量某状态下某一个点的电位，以判断在此处之前的电路是否正确 第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态 同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。 实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 “电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师 过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图 图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9 实验九Moore型同步时序逻辑电路的分析与设计 22920132203686 薛清文周2下午实验 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.D，JK触发器的特性机器检测方法。 2.掌握时序逻辑电路的测试方法。 3.了解时序电路自启动设计方法。 4.了解同步时序电路状态编码对电路优化作用。 二．实验原理： 二、 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。 2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。 实验十 Moore型同步时序逻辑电路的分析与设计 一、实验目的 1.掌握同步时序逻辑电路的分析、设计方法； 2.掌握时序逻辑电路的测试方法。 二、实验原理 1.Moore型同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图，选择芯片，根据芯片管脚，在逻辑图上标明管脚号；大街电路后，根据电路要求输入时钟信号，要求出电路的状态转换图或时序图，从中分析出电路的功能。 2.Moore型同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态化简：确定等价状态，电路中的等价状态可合并为一个状态。 （3）重新确定电路状态数N，求出触发器数你n，触发器数按下列公式求：2n-1 （8）功能仿真、时序仿真。 3.同步时序逻辑电路的设计举例： 试用D触发器设421码模5加法计数器。 （1）分析题意：由于是模5 （421码）加法计数器，其状态转换图如图1所示： （2）状态转换化简：由题意得该电路无等价状态。 （3）确定触发器数：根据，2n-1 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的状态转换图，如图3所示，检查是否能自启动。 （9）画出逻辑图，如图4 所示。 三、实验仪器 1．示波器1台 2．函数信号发生器1台 3．数字万用表1台 4．多功能电路实验箱1台 1.智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。 它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转， 则这一次左转，直到未探测到障碍物时直行。试用D 触发器设计一个机器人控制器， 控制机器人的行走方式。 2.用JK 要求电路能够自启动。 3.设计一个序列检测器,(或三个以上)1时,序列检测器输出为1,否则输出0. 4.用D 触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数 5.用JK 触发器和门电路设计一个四位二进制数串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp 脉冲到来时与高一位的被加数及加数相加。 6.用隐含表化简法化简表1所示的原始状态表。并设计电路。 表1 7.对表2所示的最简状态表，提出一种合适的的状态分配方案， 列出其编码状态表，并设计电路。 表2 8.求出下表所示的激励函数和输出函数表达式，并画出电路。分别用D触发器J-K 9. “1111”序列检测器。当连续输入四个或四个以上的1时，电路输出为1；其它情况下电路输出为0。设计电路。 10.某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“101”或“0110”时，在上述序列的最后一位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。试列出其原始状态表，并设计电路。 11．用d触发器设计模8计数器 12．用d触发器设计模10计数器，要求能自启动。 实验二时序电路的设计及显示 一、实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 2．会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型： count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE ONE OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa <= count_4(0); qb <= count_4(1); 同步时序逻辑电路的分析 一.分析的目的：得出时序电路的逻辑功能。 二.分析的方法(步骤)： 1、写方程式 （1）时钟方程：CP的逻辑式 （2）输出方程：时序电路输出逻辑表达式，它通常为现态的函数。 （3）驱动方程：各触发器输入端的逻辑表达式。 （4）状态方程：把驱动方程代入相应的触发器的特性方程，即可求出各个触发器次态输出的逻辑表达式。 2、列真值表； 3、画状态转换图； 4、画时序图； 5、逻辑功能说明：由状态表归纳说明给定的时序电路的逻辑功能； 6、检查电路能否自启动。 注意：常见时序电路： 1）计数器：同（异）步N进制加（减）法计数器。2）寄存器 三．时序逻辑电路中的几个概念说明 1.有效状态与有效循环 有效状态：在时序电路中，凡是被利用了的状态，都称为有效状态。 有效循环：在时序电路中，凡是有效状态形成的循环，都称为有效循环。 2.无效状态与无效循环 无效状态：在时序电路中，凡是没有被利用的状态，都叫无效状态。 无效循环：在时序电路中，如果无效状态形成了循环，那么这种循环就称为无效循环。 3.电路能自启动与不能自启动 能自启动：在时序电路中，虽然存在无效状态，但是它们没有形成循环，这样的时序电路叫能够自启动的时序电路。 不能自启动：在时序电路中，既有无效状态存在，且它们之间又形成了循环，这样的时序电路被称之为不能自启动的时序电路。在这种电路中，一旦因某种原因使循环进入无效循环，就再也回不到有效状态了，所以，再要正常工作也就不可能了。 四．同步时序电路的分析举例 例1 试分析如图所示的时序电路的逻辑功能 Y CP 解：（1）写方程式 时钟方程： CP CP CP CP ===210 输出方程： n n n Q Q Q Y 012= 驱动方程： n Q J 20= n Q K 20= n Q J 01= n Q K 01= n Q J 12= n Q K 12= 状态方程：把驱动方程分别代入特性方程 JK 触发器的特性方程：n n n Q K Q J Q +=+1 （6-2-4），得状态方程： n n n n n n n n Q Q Q Q Q Q K Q J Q 20202000010=+=+=+ （） n n n n n n n n Q Q Q Q Q Q K Q J Q 010********=+=+=+ n n n n n n n n Q Q Q Q Q Q K Q J Q 12121222212=+=+=+ （2）列状态表 依次假设电路得现态n n n Q Q Q 012 ，代入状态方程式和输 时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能 74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程； 第六章 时序逻辑电路 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=?e 电路能自启动。状态转换图如图 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3 Y 图P6.5 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图 1 图A6.5 【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。 A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? 输出方程: 1212Y AQ Q AQ Q =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 2 12 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 第五章同步时序逻辑电路的习题 一、基本知识点 1时序逻辑电路的一般结构 特点：a 、有存储电路(记忆元件)；有组合电路(特殊时可没有) b 、 包含反馈电路，电路功能与“时序”相关 c 、 输出不仅与输入(X )有关，而且与存储状态(Y )有关 分类：(1) Mealy 型 Z = F ( X , Q ) 输出是电路的输入和现态的函数 (注意输出与输入有直接关系) 过去输入 --------- ?现态 1 -- ?- 输出 现在输入 (2) Moore 型 Z = F ( Q ) 输出仅仅是电路现态的函数 (注意输出与输入 没有直接关系) 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在 统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制， 输入信号的变 化将直接引起电路状态的变化。 〃本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用 3组函数表达式完整地描述。 (1) 激励函数表达式： 存储电路输入 Y 与电路输入X 和现态Q 之间的关系 Y = F (X , Q ) //现态Q 就是上图存储电路原始的输出 y k (2) 次态函数表达式： 电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1 = F (Y , Q ) //次态Q n+1就是上图存储电路再次触发后的输出 y k n+1 (3) 输出函数表达式： 电路的输出Z 和输入X 和当前现态Q 的关系 输 入 信 号 X 2 X 1 y s X n 输 出 信 号 所有输入 *现态 ---------- ? 输出 A、与当时的输入信号有关，与电路的原状态无关。 B、与当时的输入信号有关，与电路的原状态有关。 C、与当时的输入信号无关，与电路的 原状态有关。 D、 2、时序逻辑电路中必须含有： A、存储电路 B、编码器 C、加法器 D、 3、同步时序逻辑电路所有触发器的时钟输入端都接同一个时钟脉冲。 A、各触发器不同时具备触发翻转的条 件 B、各触发器同时具备触发翻转的条件 C、各触发器的触发翻转有先有后 D、 4、异步时序逻辑电路各触发器的时钟输入所接不是同一的时钟脉冲。 A、结构简单，速度快 B、结构复杂，速度慢 C、结构简单，速度慢 D、 5、异步时序逻辑电路，各触发器： A、触发翻转有先有后 B、同时触发翻转 C、无法确定 D、 第二题、多项选择题（每题2分，5道题共10分） 1、时序逻辑电路从结构上讲，包含有： A、存储元件 B、触发器或含有反馈延迟电路 C、译码器 2、时序逻辑电路的输出信号： A、与当时的输入信号无关 B、与当时的输入信号有关 C、与电路的原状态有关 D、与电路的原状态无关 3、同步时序逻辑电路： A、所有触发器的时钟输入端都接同一个时钟脉冲 B、各触发器同时具备触发翻转的条件 C、速度快；结构简单 D、速度快；结构复杂 4、时序逻辑电路的逻辑功能可用（）来描述。 A、状态方程 B、状态表 C、状态图 D、时序图 5、时序逻辑电路的分析是指已知逻辑图： A、列写逻辑方程式 B、计算状态表 C、画电路的状态图 D、画电路的时序图 E、判定电路的功能 第三题、判断题（每题1分，5道题共5分） 1、时序逻辑电路中必须含有存储电路。 正确错误 2、时序逻辑电路中的存储电路只能用延迟元件组成，不能用触发器构成。 正确错误 3、同步时序逻辑电路各触发器同时具备触发翻转的条件。 正确错误 4、异步时序逻辑电路结构简单，速度慢。 时序逻辑电路分析例题 1、分析下图时序逻辑电路。 解： 1、列出驱动方程：111==K J 1//122Q A AQ K J +== 2、列出状态方程： 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得： /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程： 21//2/1Q Q A Q AQ Y += 4、列出状态转换表： （1）当A=1时： 根据：/1*1Q Q =；21/2/1*2Q Q Q Q Q +=；/ 2 /1Q Q Y =得： （2）当A=0时： 根据：/1*1Q Q =；2/1/ 21*2Q Q Q Q Q +=；21Q Q Y =得： 5、画状态转换图： 6、说明电路实现的逻辑功能： 此电路是一个可逆4进制（二位二进制）计数器，CLK 是计数脉冲输入端，A 是加减控制端，Y 是进位和借位输出端。当控制输入端A 为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。 解：驱动方程 ?? ?=⊕=1010K Q X J n ???=⊕=11 1K Q X J n 状态方程 ()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1010 1 10 01011011+=⊕=+=⊕=++ CP X Z 高速电路设计中时序计算方法与应用实例 来源：互联网 1满足接收端芯片的建立，保持时间的必要性 在高速数字电路设计中，由于趋肤效应、临近干扰、电流高速变化等因素， 设计者不能 单纯地从数字电路的角度来审查自己的产品, 而要把信号看作不稳定的模拟信号。 采用频谱 分析仪对信号分析，可以发现，信号的高频谱线主要来自于信号的变化沿而不是信号频率。 例如一个1MHz 的信号，虽然时钟周期为 1微秒，但是如果其变化沿上升或下降时间为纳秒 级，则在频谱仪上可以观察到频率高达数百兆赫兹的谱线。 信号的边沿，因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。 在同步设计中，数据的读取需要基于时钟采样，根据以上分析，为了得到稳定的数据, 时钟的采样点应该远离数据的变化沿。 图1是利用时钟CLK 的上升沿采样数据 DATA 勺示例。DATA 发生变化后，需要等待至少 SetuP 时间（建立时间）才能被采样，而采样之后，至少 不能发生变化。因此可以看出，器件的建立时间和保持时间的要求， 正是为了保证时钟的采 样点远离数据的变化沿。 如果在芯片的输入端不能满足这些要求， 那么芯片内部的逻辑将处 于非稳态，功能出现异常。 因此，电路设计者应该更加关注 Hold 时间（保持时间）之内 DATA DATA 卜 eerup f HokJ X 图1信号采样示例 图2源同步系统拓扑图 2时序分析中的关键参数 为了进行时序分析，需要从 datasheet （芯片手册）中提取以下关键参数: ? Freq :时钟频率，该参数取决于对芯片工作速率的要求。 ? Tcycle :时钟周期，根据时钟频率 Freq 的倒数求得。Tcycle=1/Freq. ? Teo ：时钟到数据输出的延时。上文提到，输入数据需要采用时钟采样，而输出数据 同样也需要参考时钟，不过一般而言，相比时钟，输出的数据需要在芯片内延迟一段时间, 这个时间就称为Teo.该参数取决于芯片制造工艺。 ? TsetuP （min ）:最小输入建立时间要求。 ? Thold （ min ）:最小输入保持时间要求。 除以上五个参数外，时序分析中还需要如下经验参数: ? Vsig :信号传输速度。信号在电路上传输，传输速度约为 时序计算的目标是得到以下两个参数之间的关系: ? Tflight-data :数据信号在电路板上的走线延时。 ? Tflight-clk :时钟信号在电路板上的走线延时。 以上参数是进行时序分析的关键参数，对于普通的时序分析已经足够。 源同步系统的时序计算 源同步系统指数据和时钟是由同一个器件驱动发出的情况, 扑结构: 该系统的特点是，时钟和数据均由发送端器件发出， 在接收端，利用接收到的时钟信号 CLK 采样输入数据信号 DATA. 源同步系统的时序计算公式为: （式 2） 6英寸/纳秒。 F 图是常见的源同步系统拓 TCO （ max ） + （ Tflight-data - Tflight-clk ）MAX + Tsetup （ min ）Thold （ min ） 教师学科教案[ 20 – 20 学年度第__学期] 任教学科：_____________ 任教年级：_____________ 任教老师：_____________ xx市实验学校 同步时序逻辑电路设计的教学方法探讨 摘要：本文对“数字逻辑”课程中同步时序逻辑电路设计的教学方法进行了探讨，提出了根据二进制状态表导出激励函数的行之有效的简化方法及卡诺图的变换。 关键词：数字逻辑，同步时序逻辑电路，卡诺图 一、引言 作为功能部件级的逻辑电路设计的教学，难度最大的莫过于时序逻辑电路了。对于难点的教学，力求在讲述过程上有一个清晰的思路，教给学生一个简单有效的设计方法，尽量避免烦琐的推导和计算。本文就设计过程中的“由给定的二进制状态表确定触发器的激励函数和输出函数”的一个环节来说明这个问题。 二、根据二进制状态表求指定触发器激励表的简化方法 这个环节通常是用触发器的激励表来转换的。这种转换无疑对熟练激励表的应用有好处，但繁琐的转换工作增加了很多工作量，降低了设计工作的效率，不利于教学任务进度的完成。 例如，在给出的二进制状态表的情况下，用触发器的激励表的转换，求出选用J -K 触发器时的激励函数和输出函 数表达式就比较麻烦。 设二进制状态表如下 表1所示，J -K 触发器的 激励表如表2所示。 因为给出的状态表有4个状态，它需要2个J -K 触发器。 要求的激励函数有J 2、K 2、J 1、K 1等4个，一个输出函数1 个Z ，总共需要画5个卡诺图来求解。 由于输出函数与激励表无关，可直接根据状态表填出3 变量卡诺图求解： 观察输出函数Z 的卡诺图，它就是按状态表的行列顺序 直接填写的，具有很强的 直观性。根据这个卡诺图 可求出输出函数表达式 为： 112xy y y Z += 求激励函数J 2、K 2、 J 1、K 1的表达式则需要根 据状态表和激励表按步骤 填写。 一、求J 2、K 2时，在状态表中只保留y 2和y 2n+1的对应状态，求J 1、K 1时则保留y 1和 时序逻辑电路设计 1.以一个计数器74161为核心器件和少量门电路，设计一个带同步清0功能的 5421BCD码计数器：电路有清0输入控制端R，当R=0时，同步清0；当R=1时，按5421BCD码规则同步计数，注意不能有过渡态。5421BCD码编码规则：0~9分别为：0000、0001、0010、0011、0100、1000、1001、1010、1011、1100。请写出设计过程。 2 试用JK触发器及与非门设计一个具有异步清零功能的2421BCD码十进制同步计数器，不要求自启动分析。2421BCD码如下表所示： 3.分析由移位计数器74194组成的时序，画出电路状态图？(排列次序：Q0 Q1 Q2 Q3功另外S1 S0=00，保持；S1 S0=01，右移；S1 S0=10，左移；S1 S0=11，置数。） 5 分析如图所示的电路功能，假设Q2Q1初态为00。 6.分析图中所示的时序电路，其中74283为四位加法器、74175为4D寄存器、14585为四位比较器，Y为输出。画出状态转换图并说明电路功能。 7. 用JK触发器和门电路设计三位格雷码同步加法计数器，具有进位Y输出，要求：1、画出状态转换图；2、写出驱动（激励）方程、输出方程；3、画出逻辑电路图。 8. 试用两块十进制同步加法计数器74LS160及必要的其它器件实现可变模计数器，要求：①当A＝0时，实现24进制计数器；当A＝1时，实现60进制计数器；②不能有过渡状态；③写出设计过程，画出逻辑电路。 9. 试分析图5所示电路的功能（D IL 为左移数据输入）, 按照(3210Q Q Q Q )画出状态图,并检查自启动。 10. 用D 触发器和必要的门电路设计一个序列信号发生器，使其输出信号Y 的周期为时钟CLK 周期的7倍，其输出波形如下图所示. 要求：1、画出状态转换图；2、写出驱动（激励）方程、输出方程；3、画出逻辑电路图. 11. 图中为某时序的状态转换图，试用JK 触发器设计此同步时序电路，要求： （1）写出次态卡诺图、求出驱动方程； （2）画出逻辑电路图； （3）检查电路能否自启动。同步时序逻辑电路的习题 数字逻辑
同步时序电路的设计步骤
实验十 Moore型同步时序逻辑电路的分析与设计
同步时序逻辑电路分析与设计
Moore型同步时序逻辑电路的设计与分析
同步时序逻辑电路的分析方法
实验十 Moore型同步时序逻辑电路的分析与设计
时序电路设计举例
实验二时序电路的设计及显示
同步时序逻辑电路的分析
时序逻辑电路设计
时序逻辑电路课后答案
第五章同步时序逻辑电路的习题数字逻辑知识讲解
时序逻辑电路的分析
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高速电路设计中时序计算方法与应用实例
同步时序逻辑电路设计的教学方法
时序逻辑电路设计-ZhejiangUniversity