EDA技术和VHDL设计第5章 VHDL基本语句.ppt

L5 ENTITY example2 IS
L6
PORT(a, b, c : IN STD_LOGIC;
L7
x, y, z : BUFFER STD_LOGIC);
L8 END;
L9 -------------------------------------------------------------------------------------------------------------------------
L5 ENTITY example1 IS
L6
PORT(a, b, c : IN
STD_LOGIC;
L7
x, y, z : BUFFER STD_LOGIC);
L8 END;
L9 -------------------------------------------------------------------------------------------------------------------------
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第5章 VHDL基本语句
正如图5-2的硬件电路图所表明的，只有当信号a或者b的 值改变后才能执行赋值语句“x <= a AND b;”，即信号a或b的 值改变之前信号x的值不会发生变化。同样，信号x的值改变之 前，y的值也不会发生变化；信号c或y的值改变之前，z的值也 不会发生变化。由此可以看出，VHDL代码的执行是由事件控 制的，这就意味着并行VHDL语句可以按任意顺序书写，其设 计的功能不变。
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第5章 VHDL基本语句
图5-2 例5-1和例5-2综合后电路结构
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第5章 VHDL基本语句
【例5-1】
L1 -------------------------------------------------------------------------------------------------------------------------
L2 LIBRARY ieee;
L3 USE ieee.std_logic_1164.all;
L4 -------------------------------------------------------------------------------------------------------------------------
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第5章 VHDL基本语句
图5-1 结构体中的语句使用示例
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第5章 VHDL基本语句 5.1.1 并行语句的特点 并行语句是硬件描述语言的一大特点，它与C语言等计 算机高级程序设计语言最大的不同是：并行语句在结构体中 的执行是并行的，不会因为书写顺序的前后而产生执行顺序 的先后。例5-1和例5-2结构体内都含有3条相同的并行语句， 它们体现了在不同的描述顺序下，仍然能够综合出一致的电 路结构，如图5-2所示。
L10 ARCHITECTURE construct OF example1 IS
L11 BEGIN
L12
x <= a AND b;
L13
y <= NOT x;
L14
z <= c OR y;
L15 END;
L16 -------------------------------------------------------------------------------------------------------------------------
L10 ARCHITECTURE construct OF example2 IS
L11 BEGIN
L12
z <= c OR y;
L13
y <= NOT x;
L14
x <= a AN -------------------------------------------------------------------------------------------------------------------------
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第5章 VHDL基本语句
【例5-2】
L1 -------------------------------------------------------------------------------------------------------------------------
L2 LIBRARY ieee;
第5章 VHDL基本语句
第5章 VHDL基本语句
5.1 并行语句 5.2 顺序语句 5.3 常用语句的比较 5.4 组合逻辑电路的设计 5.5 时序逻辑电路的设计
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第5章 VHDL基本语句
5.1 并 行 语 句
VHDL中既具有并行语句(如元件例化语句)，也具有顺 序语句(如IF语句)。不同的语句使用在不同的地方。对于 VHDL设计者来说，重要的是要知道哪些语句结构中需要使 用并行语句，哪些语句结构中需要使用顺序语句。可以简单 地概括为：结构体中除进程(PROCESS)、函数(FUNCTION) 和过程(PROCEDURE)结构内部以外的其他VHDL代码都是 并行语句，如图5-1所示。需要注意的是，信号赋值语句既 可以出现在进程中，也可以出现在结构体的并行语句部分， 只是运行的含义不同(参考4.2.3节)。
例5-3再次显示了并行语句的特点，L13～L15这3条语句对 应生成了3个加法器(见图5-3)，即3个加法器同时在进行加法操 作，没有顺序关系，而不是一个加法器顺序执行3条加法操作 指令。VHDL代码最终实现的是具体的硬件电路，而不是在 CPU中的逐条指令执行，这是VHDL语言相对于传统软件语言 的不同。
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第5章 VHDL基本语句
【例5-3】
L1 -------------------------------------------------------------------------------------------------------------------------
L3 USE ieee.std_logic_1164.all;
L4 -------------------------------------------------------------------------------------------------------------------------