数电实验三
数电实验三报告总结
数电实验三报告总结
实验三就是检验D触发器的特性，设计并不难，只要找到D触发器的集成块，然后按引脚进行接线就可以了，让老师检验的时候只要将置零置一的先讲，然后输入D，来一个脉冲，输出就变成相应的输入了。
D触发器就是跟随功能比较强，来了一个脉冲，输入是什么输出就是什么，原来学习的时候根本没有真正验证D触发器的这种功能，一直照着书本做的，书上说是什么就是什么，根本没有机会验证，现在做了这个实验，真正的了解到了D 触发器的功能。
数电实验报告范文
数电实验报告范文实验名称：数字电路设计与实现实验目的：通过实验，掌握数字电路设计的基本原理和方法，并了解数字电路中常见的逻辑门的应用和性能特点，学会使用逻辑门组合构成各种数字电路，实现指定功能。
实验原理：1.逻辑门的基本原理与应用：逻辑门是数字电路中最基本，并且最重要的一类元件。
常见的逻辑门有与门、或门、非门，与非门、或非门、异或门等。
它们分别表示并、或、非、与非、或非、异或运算。
2.组合逻辑电路：由多个逻辑门组成的逻辑电路，称为组合逻辑电路。
在组合逻辑电路中，各个逻辑门输出与输入的关系是由逻辑门之间的位置和连接方式决定的。
实验仪器和材料：1.数字电路实验箱2.数字逻辑集成电路（例如74LS00、74LS02、74LS04等）3.连线实验步骤：1.实验前准备：将所需的74系列数字集成电路插入到数字电路实验箱的插槽中并连接好电源。
2.实验一：实现逻辑门的基本逻辑运算a.连接和经逻辑门74LS08，将A、B作为输入，将其输出接到LED指示灯上；b.依次给A、B输入不同的逻辑电平，观察输出结果，并记录下来；c.尝试连接其他逻辑门实现不同的逻辑运算，并观察其输出结果。
3.实验二：组合逻辑电路的设计a.根据实验需求，设计一个3输入与门电路；b.使用74LS08等逻辑门实现该电路；c.给输入端依次输入不同的逻辑电平，观察输出结果，并记录下来。
4.实验三：数字电路的简化和优化a.给定一个复杂的逻辑电路图，使用布尔代数等方法进行化简，寻找最简布尔方程；b.结合实际情况，将最简布尔方程转换为最简的逻辑电路图；c.根据设计的逻辑电路图，使用逻辑门组装出该电路，并验证其功能。
实验数据和结果：1.实验一结果：A，B，输:-------:，:-------:，:---------0，0，0，1，1，0，1，1，2.实验二结果：A，B，C，输:-------:，:-------:，:-------:，:--------0，0，0，0，0，1，0，1，0，0，1，1，1，0，0，1，0，1，1，1，0，1，1，1，3.实验三结果：（示例）原始布尔方程：F=A'B+AB'+AC+B'C最简化布尔方程：F=A⊕B⊕C逻辑电路图：实验结论：通过本次实验，我们学习到了逻辑门的基本原理、应用和各个逻辑门的特点。
数电实验三 译码器和数据选择器
实验三译码器和数据选择器
一、实验目的
1.掌握译码器的功能和应用
2.掌握数据选择器的功能和应用
二、实验仪器及器件
1.仪器：数字电路学习机、双踪示波器
2.器件：74LS00 二输入四与非门1片
74LS139 双2-4线译码器1片
74LS153 双四选一数据选择器1片
三、实验内容
1.译码器功能测试
将74LS139中的一路2-4线译码器的输入接电平开关，输出接电平显示发光二极管按表3.1输入电平，填输出状态。
2.译码器转换
将双2-4线译码器转换为3-8线译码器Array（1）画出转换电路图
（2）在学习机上接线，并验证设计是否正
确。
（3）设计并填写3-8线译码器的功能表。
3.数据选择器的测试及应用
（1）将双四选一数据选择器74LS153中的2个选择端、4个输入端分别接电平开关，输出接电平显示发光二极管，按表3.2输入电平，填输出状态。
（2）将学习机脉冲信号源中的4个不同频率的信号接到数据选择器的4个输入端，将选择端置位，观察输出端的波形。
可以分别得到4种不同频率的脉冲信号。
在表3.3中记录频率值。
（3）分析上述实验结果，并总结数据选择器的作用。
四、实验报告
1.画出实验要求的波形图。
2.画出译码器转换的接线图。
3.总结译码器和数据选择器的使用体会。
数电实验三
实验三触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图8－2所示。
JK触发器的状态方程为Q n+1＝J Q n＋K Q nJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q与Q为两个互补输出端。
通常把 Q＝0、Q ＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。
图8－2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表8－2表8－2注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。
2、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。
有很多种型号可供各种用途的需要而选用。
如双D 74LS74、四D 74LS175、六D 74LS174等。
图8－3 为双D 74LS74的引脚排列及逻辑符号。
功能如表8－3。
图8－3 74LS74引脚排列及逻辑符号表8－3 D触发器特性表表8－4 T触发器特性表4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。
数电实验3
深圳大学实验报告课程名称：数字电子技术实验项目名称：实验三三态门实验学院：光电工程专业：光电信息指导教师：报告人：刘恩源学号：2012170042 班级：2 实验时间：实验报告提交时间：一、实验目的与要求：1、掌握三态门逻辑功能和使用方法。
2、掌握三态门构成总线的特点和方法。
3、初步学会用示波器测量简单的数字波形。
二、实验仪器1、四2输入与非门74LS00 1片2、三态输出的四总线缓冲门74LS125 1片3、万用表4、示波器三、实验内容与步骤：1、74LS125三态门的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
2、74LS125三态输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
3、用74LS125两个三态门输出构成一条总线。
使两个控制端一个为低电平，另一个为高电平。
一个三态门的输入接100kH Z信号，另一个三态门的输入接10kH Z信号。
用示波器观察三态门的输出。
PS：1、三态门74LS125的控制端EN为低电平有效。
2、用实验板上的逻辑开关输出作为被测器件作为被测器件的输入。
按入或弹出开关，则改变器件的输入电平。
四、实验接线图和实验结果1、实验内容1和内容2接线图图3.1 实验内容1和内容2接线图图中K1、K2和K3是逻辑开关输出，电压表指示电压测量点。
按入或弹出逻辑开关K3、K2、K1，则改变74LS00一个与非门输入端、74LS125三态门控制端、三态门输入端的电平。
2、当74LS00引脚2为低电平时，测试74LS125引脚3和74LS00引脚3，结果如下：3、当74LS00引脚2为高电平时，测试74LS125引脚3和74LS00引脚3，结果如下：4、用三态门构成总线接线图图3.2 三态门构成总线结果：123UA74LS125456UB74LS125K2K1CP1CP2OUT五、数据处理：1、将实验数据与真值表比较，确认三态门特性功能。
数电实验_实验三
实验三实验3 译码器及其应用姓名：朱金栋学号：2011303491 班级：14011106一实验目的(1)掌握中规模集成译码器的逻辑功能和使用方法(2)熟悉掌握集成译码器74LS138的应用(3)掌握集成译码器的扩展方法二实验设备数字电路实验箱集成电路74LS20集成电路74LS138集成电路74LS20四输入与非门可以实现两组四输入实现与非运算引脚定义：输入端1，2，4，5 9，10，12，13输出端 6 8接地7电源14NC端3,11集成电路74LS138 3线8线译码器 引脚定义： 选择端 1,2,3 允许端 4,5,6输出端 7,9,10,11,12,13,14,15 接地 8 电源 16其中4,5,6号允许端为使能输入，与逻辑 74LS138功能表输 入输 出S1 S2+S3A1A2 A3 Y0 Y1Y2Y3 Y4 Y5 Y6 Y7功能1 0 0 0 0 0 1 1 1 1 1 1 1 译 码1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 11111111111 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 x x x 1 1 1 1 1 1 1 1 1 禁止x 1 x x 1 1 1 1 1 1 1 1 1三实验内容1. 74LS138译码器的逻辑功能的测试按照下图的电路用模拟软件连接实现有三组输入端输入8种数据，输出8种数据，用发光二极管检测是否成功与逻辑关系2.利用3-8译码器74LS138和与非门74LS20实现函数：Y+=A+BABCCB将函数化简7417410Y Y Y YO Y Y Y Y ABC C B A C B A C B A ABC C B B A Y ∙∙∙=+++=+++=++=以上为函数的化简式；可以看出为四个输入切均为与非关系由此可以构造将译码器的Y0 Y1 Y4 Y7 号输出端接到74LS20四输入与非门上，来实现函数其电路图为下图3.用两片74LS138组成4-16线译码器74LS138为三组输入，最大实现0~7 至间的输入，要实现4-16线译码器，可以用两片74LS138实现，每片分别实现8个数据的选项，即其可以共用前8组数据，最高位实现集成电路的选项，由于只有两片，所以可以直接用最高位的两个状态表示。
数字电路实验三
3、将74LS147、74LS00、74LS48和七段数码显示管连接起来，做成一 个完整的编码、译码和显示电路，改变输入状态观察显示结果并记录下 来。
七段数码管
4、用译码器实现多函数输出。用1片74138和1片7420设计A、B、C 三变量的两组输出函数Z1和Z2.即当A、B、C中有奇数个1时，输出 Z1=1，否则Z1=0；当A、B、C的值（十进制数）为偶数（不含0） 时，输出Z2=1，否则Z2=0.要求列出Z1、Z2的逻辑表达式，用74138 和7420实现其功能。（可参考图3-7，也可以自己设计）
图3-3 7448管脚图
图3-4 74138管脚图
图3-5
74138的真值表
图3-6 74138的逻辑图
实验内容：
1、熟悉74LS147逻辑功能，用实验箱验证其功能并作出真值表。 2、熟悉显示译码器74LS48的逻辑功能，将其与七段数码管连接好，观 察输入BCD码时数码管显示结果并记录下来，观察LT、RBI的功能。
图3-1为一个由门电路实现的4线-2线编码器。
编码器分普通编码器和优先编码器：对于普通编码器，任何时刻只允 许输入一个编码信号，否则输出将发生混乱；在优先编码器中，允许 同时输入两个以上编码信号，这时只对其中优先权最高的一个进行编 码，本实验中使用的74LS147就是一个十线——四线优先编码器。起 管脚图如图3-2所示。其中I1~I9为信号输入端，A、B、C、D为信号输 出端。
5、用74138设计判决电路。判决电路由一名主裁判和两名副裁判来 决定比赛成绩，在主裁判同意并且两名副裁判中至少有一名同意的条 件下，比赛成绩才被认可。
图3-7 实验内容四连接图
数电实验实验三、四
12.3 数据选择器 2.3.1 实验目的1．测试集成数据选择器74151的逻辑功能。
2．用74151构成大、小月份检查电路。
3．用74151构成比较2个4位二进制数是否相等的电路。
2.3.2 实验设备与器件1．74151型8选1数据选择器1块 2．7404型六反相器1块 2.3.3 实验原理数据选择器从多路输入数据中选择其中的一路数据送到电路的输出端。
数据选择器分为4选1数据选择器和8选1数据选择器。
74151是8选1数据选择器，数据输入端0D ～7D 是8位二进制数，2A 1A 0A 是地址输入端，Y 和Y 是一位互补的数据输出端，S 是控制端。
其管脚如图2-3-1所示，逻辑功能如表2-3-1所示。
74151的逻辑表达式是：)A A A (D )A A A (D )A A A (D )A A A (D Y 0123012201210120+++=)A A A (D )A A A (D )A A A (D )A A A (D 0127012601250124++++图2-3-1 74151管脚图逻辑开关LED图2-3-2 74151逻辑功能测试图D0D1D2D3D4D5D6D7A2A1A0YVCC GNDYS74151432115141312161011798562表2-3-1 74151功能表2.3.4预习要求1. 理解数据选择器的工作原理，掌握四选一数据选择器和八选一数据选择器的逻辑表达式。
2. 查找八选一数据选择器74151的管脚图。
3. 写出大、小月检查电路的设计方法，要求是：用4位二进制数0123A A A A 表示一年中的十二个月，从0000～1100为1月到12月，其余为无关状态；用Y 表示大小月份，Y=0为月小（二月也是小），Y=1为月大（7月和8月都是月大）。
4．用两片74151设计一个判断两个2位二进制数是否相等的电路。
5．根据实验内容的要求，完成有关实验电路的设计，拟好实验步骤。
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湘潭大学实验报告课程名称数学逻辑与数字电路实验名称时序电路实验——计数器和移位寄存器_ 页数 6 专业计算机科学与技术班级_ 二班_学号2014551442 姓名肖尧实验日期_ 2016/5/14_一、实验目的1.验证同步十六位计数器的功能。
2.设计一个8位双向移位寄存器，理解移位寄存器的工作原理，掌握串入/并出端口控制的描述方法。
3.进一步熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。
4.初步掌握Quartus II基于LPM宏模块的设计流程与方法，并由此引出基于LPM模块的许多其他实用数学系统的自动设计技术。
二、实验要求1.用Quartus II的Verilog HDL进行计数器的设计与仿真2.用LPM宏模块设计计数器。
3.用Quartus II的Verilog HDL进行8位双向移位寄存器设计4.在实验系统上进行硬件测试，验证这两个设计的功能。
5.写出实验报告。
三、实验原理计数器能记忆脉冲的个数，主要用于定时、分频、产生节拍脉冲及进行数字运算等。
加法计数器每输入一个CP脉冲，加法计数器的计数值加1.十六进制计数即从0000一直计数到1111；当计数到1111时，若再来一个CP脉冲，则回到0000，同时产生进位1。
同步十六进制计数器设计采用if-else语句对计数器的输出分别进行赋值，能实现对输入脉冲的计数，并具有使能和异步清零功能。
移位寄存器不仅具有存储代码的功能，而且在移位脉冲作用下，还有左移、右移等功能。
设计一个8位二进制双向移位寄存器，能实现数据保持、右移、左移、并行置入和并行输出等功能。
移位寄存器有三种输入方式：8位并行输入、1位左移串行输入、1位右移串行输入；有一种输出方式：8位并行输出。
双向移位寄存器工作过程如下：（1）当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上升沿触发向左移位。
（2）当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口最低位输出，后由同步时钟的上升沿触发向右移位。
四、实验内容1.利用Quartus II完成计数器、8位双向移位寄存器的文本编辑输入和仿真测试，给出仿真波形。
2. 用LPM宏模块设计计数器3.给他们进行引脚锁定，然后硬件下载测试。
五、实验环境与设备Quartus II以及进行硬件测试的实验箱。
六、实验代码设计（含符号说明）计数器Verilog HDL设计：module count(en,clk,clr,cout,outy);input en,clk,clr;//en为使能输入，clk为时钟变量，clr为清零标志output [3:0] outy;//输出结果output cout;//进位标志输出reg [3:0] outy;always @ (posedge clk or posedge clr)beginif(clr) outy <= 4'b0000;else if(en)begin if(outy==4'b1111) outy <= 4'b0000;else outy <= outy+1'b1;endendassign cout=((outy==4'b1111)&en) ? 1 : 0;endmodulemodule decl7s(a,led7s);input [3:0] a;//4位2进制输入output [6:0] led7s;//用七位译码管显示四位二进制的值reg [6:0] led7s;//输出需要定义为regalways @(a)case(a)4'b0000:led7s<=7'b0111111;4'b0001:led7s<=7'b0000110;4'b0010:led7s<=7'b1011011;4'b0011:led7s<=7'b1001111;4'b0100:led7s<=7'b1100110;4'b0101:led7s<=7'b1101101;4'b0110:led7s<=7'b1111101;4'b0111:led7s<=7'b0000111;4'b1000:led7s<=7'b1111111;4'b1001:led7s<=7'b1101111;4'b1010:led7s<=7'b1110111;4'b1011:led7s<=7'b1111100;4'b1100:led7s<=7'b0111001;4'b1101:led7s<=7'b1011110;4'b1110:led7s<=7'b1111001;4'b1111:led7s<=7'b1110001;default:led7s<=7'b0000000;endcaseendmodule我的引脚锁定情况为：如下图计数器基于LPM模块设计：module decl7s(a,led7s);input [3:0] a;//4位2进制输入output [6:0] led7s;//用七位译码管显示四位二进制的值reg [6:0] led7s;//输出需要定义为regalways @(a)case(a)4'b0000:led7s<=7'b0111111;4'b0001:led7s<=7'b0000110;4'b0010:led7s<=7'b1011011;4'b0011:led7s<=7'b1001111;4'b0100:led7s<=7'b1100110;4'b0101:led7s<=7'b1101101;4'b0110:led7s<=7'b1111101;4'b0111:led7s<=7'b0000111;4'b1000:led7s<=7'b1111111;4'b1001:led7s<=7'b1101111;4'b1010:led7s<=7'b1110111;4'b1011:led7s<=7'b1111100;4'b1100:led7s<=7'b0111001;4'b1101:led7s<=7'b1011110;4'b1110:led7s<=7'b1111001;4'b1111:led7s<=7'b1110001;default:led7s<=7'b0000000;endcaseendmodule我的引脚锁定情况为：如下图移位寄存器代码设计如下：module shift2_register8(clr,clk,srsi,slsi,din,dout,s);input clr,clk,srsi,slsi;//clr为清零标志，clk为时钟变量，srsi为右移输入，slsi为左移输入input [7:0]din;//待移位的8位二进制输入input [1:0]s;//选择控制变量output [7:0]dout;//输出变化情况reg [7:0]dout;//输出要先定义regalways @ (negedge clr or posedge clk)beginif(!clr) dout <= 8'b00000000;else if(s == 2'b01)begindout[0] <= dout[1];dout[1] <= dout[2];dout[2] <= dout[3];dout[3] <= dout[4];dout[4] <= dout[5];dout[5] <= dout[6];dout[6] <= dout[7];dout[7] <= slsi;endelse if(s == 2'b10)begindout[7] <= dout[6];dout[6] <= dout[5];dout[5] <= dout[4];dout[4] <= dout[3];dout[3] <= dout[2];dout[2] <= dout[1];dout[1] <= dout[0];dout[0] <= srsi;endelse if(s == 2'b11)dout[7:0] = din[7:0];endendmodule我的引脚锁定为：七、实验检验与测试计数器Verilog HDL设计无错误，存在五个警告，可运行进行数据测试：计数器基于LPM模块设计无错误，存在四个警告，可运行进行数据测试：移位寄存器代码设计无错误，存在四个警告，可运行进行数据测试：八、测试数据计数器Verilog HDL设计数据测试（仿真）情况如下：由于此实验结果是在7位译码管显示，仿真结果有所偏差，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
计数器基于LPM模块设计数据测试（仿真）情况如下：由于此实验结果是在7位译码管显示，仿真结果有所偏差，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
移位寄存器数据测试（仿真）情况如下：可知数据测试成功，该实验成功，可在试验箱上进行下载进行更为直观的数据测试，试验箱测试成功。
九、实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方法等）1.在进行计数器实验的时候不明白其做法，似乎前面一般就已经完成了本次实验目的，解决方法：在助教的帮助下明白，本次试验是用两种方法完成同一个功能，需要自行领悟两种方法之间的区别。
2.试验箱内部有问题，现象和仿真不相符，解决方法：换引脚绑定，在另外的译码管上进行显示。
3.第二种模块化实现的方式不太明白，按照书本操作完成该次实验，但是不太明白其真实含义，待解决。