乒乓操作

唉。

写好testbench后一定要将顶层模块写进，不然怎么会有结果呢！！其实乒乓操作用面积换速度。

具体如何应用于实际中，不知道，只是知道怎么回事。

比如串并转换中，必须先对串入数据进行处理，然后将其送出。

这在通讯中应该会用到吧。

如果处理发现错误则丢弃数据，那么在处理数据的时候就不能够允许数据更改，这样就限制了速度。

（当然也可以用寄存器将结果先寄存处理）。

不过写这个对Verilog又有了进一步的了解：
1.模块化！写程序前要想清楚如何划分模块，模块之间的接口。

这样方便仿真出错时候查错误，而且会使模块内部逻辑关系变简单。

2.非阻塞赋值是beginend执行完后就改变数据，因此，对于某些信号我们可以根据触发条件进行选择。

如模块2选一输入中的oden 1和oden2的选择
module sp_top(clk,nrst,serial_in,data_out,serial_en1,serial_en2,oden1,oden2);
input clk,nrst,serial_in;
output[3:0] data_out;
output serial_en1,serial_en2;
output oden1,oden2;
wire oden1,oden2;
wire serial_en1,serial_en2;
wire[3:0] parallel_out1,parallel_out2;
sp_imux21 Ssp_imux21(nrst,oden1,oden2,serial_en1,serial_en2);
sp_buf Ssp_buf1(serial_en1,clk,nrst,serial_in,oden1,parallel_out1);
sp_buf Ssp_buf2(serial_en2,clk,nrst,serial_in,oden2,parallel_out2);
sp_omux21 Ssp_omux21(clk,oden1,oden2,nrst,parallel_out1,parallel_out2,data_out);
endmodule
//sp_mux41:serial to parallel data_buf choose
module sp_imux21(nrst,oden1,oden2,serial_en1,serial_en2);
input nrst;
input oden1,oden2;
output serial_en1,serial_en2;
reg serial_en1,serial_en2;
always@(posedge oden1 or posedge oden2 or negedgenrst)
if(!nrst) begin serial_en1=1'b1;serial_en2=1'b0;end
else if(oden1) begin serial_en1<=1'b0;serial_en2<=1'b1;end
else if(oden2) begin serial_en1<=1'b1;serial_en2<=1'b0;end
// else serial_en<=serial_en;
endmodule
//sp_buf:serial to parallel data input buffer
module sp_buf(iden,clk,nrst,serial_in,oden,parallel_out);
input iden;//data input enable
input clk,nrst;
input serial_in;
output oden;//output enable
output[3:0] parallel_out;
reg oden;
reg[1:0] count;
reg [3:0] parallel_out;
reg [3:0] inbuf_r;
always@(posedge clk or negedgenrst)
begin
if(!nrst) begin oden<=1'b0;count<=1'b0;inbuf_r=4'dz;end
else if(iden)
begin
inbuf_r<={inbuf_r[2:0],serial_in};
count<=count+1'b1;
if(count==2'd3) oden<=1'b1;
else oden<=1'b0;
end
else begin oden<=1'b0;end
end
always@(posedge oden or negedgenrst)
begin
if(!nrst) parallel_out<=4'dz;
else if(oden)
parallel_out<=inbuf_r;
// else parallel_out<=4'dz;
end
endmodule
//sp_omux21:serial input and parallel output output mux
module sp_omux21(clk,oden1,oden2,nrst,parallel_in1,parallel_in2,data_out); input clk,oden1,oden2,nrst;
input[3:0] parallel_in1,parallel_in2;
output[3:0] data_out;
reg[3:0] data_out;
always@(posedge clk or negedgenrst)
begin
if(!nrst) data_out<=4'dz;
else if(oden1) data_out<=parallel_in1;
else if(oden2) data_out<=parallel_in2;
end
endmodule
`timescale 1ns/1ns
module sp_tb;
reg clk,nrst,serial_in;
wire [3:0] data_out;
wire den1,den2;
wire serial_en1,serial_en2;
reg[28:0] serial_in_buf;
initial
begin
clk=1'b0;
nrst=1'b0;
serial_in_buf=28'b1110_0100_1010_1110_0101_1001_0011;
#2 nrst=1'b1;
#5 nrst=1'b0;
#10 nrst=1'b1;
end
always #5 clk<=~clk;
always@(posedge clk or negedgenrst)
begin
if(!nrst) begin
serial_in=1'bz;
serial_in_buf=28'b1110_0100_1010_1110_0101_1001_0011;
end
else
begin
serial_in=serial_in_buf[27];
serial_in_buf=(serial_in_buf<<1);
end
end
sp_top Ssp_top(clk,nrst,serial_in,data_out,serial_en1,serial_en2,den1,den2); endmodule。