四位二进制加法计数器
四位同步二进制计数器74LS161
四位同步二进制计数器74LS161————————————————————————————————作者：————————————————————————————————日期：四位同步二进制计数器74LS161逻辑符号如图所示：逻辑功能如下表所示：74LS161功能表PTCP 功能1 × 0 ××1 × 1 0 ×1 0 1 1 ×1 1 1 1 0↑↑×××计数并行输入保持保持（CO=0）清零CP是时钟脉冲信号端，是异步清零端，是同步置数控制端，P和T为计数允许控制端，D0～D3为并行数据输入端，Q0～Q3为数据输出端，CO为进位输出端。
由功能表可以看出该芯片具有以下功能：（1）清零功能。
当时，计数器异步清零。
即只要，计数器输出状态立刻变为“0000”。
（2）同步并行置数功能。
当、时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使计数器的输出端状态为Q3 Q2Q1 Q0＝D3D2 D1D0。
（3）保持功能。
当、时，若P·T＝0，则计数器保持原来状态不变。
对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则CO= Q3 ·Q2·Q1 ·Q0（4）计数功能。
当、时，若P＝T＝1，则在时钟脉冲CP上升沿的连续作用下，计数器输出（Q3Q2Q1Q0）的状态按0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000的次序循环变化，完成十六进制（或称四位二进制）加法计数。
并且当计数器计到1111时，进位输出端CO输出为1，其他状态时CO输出为0。
四位全加器实验报告
武汉轻工大学数学与计算机学院《计算机组成原理》实验报告题目：4位二进制计数器实验专业：软件工程班级：130X班学号：XXX姓名：XX指导老师：郭峰林2015年11月3日【实验环境】1. Win 72. QuartusII9.1计算机组成原理教学实验系统一台。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
1．同步4位二进制加法计数器_数字电子技术_[共3页]
![1．同步4位二进制加法计数器_数字电子技术_[共3页]](https://img.taocdn.com/s3/m/a344868b3b3567ec102d8ae0.png)
第6章时序逻辑电路135 6.4 计数器6.4.1 计数器概述计数器是数字系统中最常用的时序电路之一。
它的基本功能是对时钟脉冲进行计数，以此为基础，能用于定时、分频等。
在与其他逻辑功能电路组合后，还可以产生脉冲序列、节拍脉冲，并具有数值运算等复杂功能。
计数器的种类繁多，分类方法也多种多样，主要有以下几种。
（1）按触发器触发时间分类触发器是构成计数器的基本单元，一个计数器至少应包含两个以上的触发器。
按照触发器的触发时间可将计数器分为同步方式和异步方式两种。
对于同步计数器，所有触发器的时钟端并联到一起，因此它们同时触发翻转；对于异步计数器，触发器的时钟端信号来源不同，因此它们的触发不是同时发生的，而是有先后之分。
（2）按计数值的增减方式分类计数器的基本逻辑功能是对输入的时钟脉冲个数进行计数。
按计数时的数字增减方式可以分为加法计数器、减法计数器和可逆计数器（或称加/减计数器）。
加法计数器对输入脉冲数量进行递增计数，而减法计数器则进行递减计数，既能递增计数又能递减计数的称为可逆计数器。
可逆计数器通常设置有控制方式信号端，以进行加/减工作方式的选择。
（3）按计数值的编码方式分类计数器的用途不同，其采用的编码方式也不尽相同。
最常用的是二进制编码方式，其他的如采用BCD编码的二－十进制计数器等。
（4）按计数器容量分类计数器按计数容量可分为三大类：（n位）二进制计数器、十进制计数器和N进制计数器。
计数器的最大计数容量取决于包含的触发器个数。
如果一个计数器包含n个触发器，则理论上最大计数容量为2n，按2n容量工作的计数器统称为（n位）二进制计数器。
例如，最大计数容量为16时，称为4位二进制计数器，也可简称为十六进制计数器。
实际上，通过修改某种计数器的内部或外部电路，可以让计数器不按照最大计数容量工作。
最具代表性且最常用的就是十进制计数器，其内部也要包含4个触发器。
除了二进制和十进制以外，其他统称N进制计数器，它可在前两种计数器的基础上实现。
74LS161和74LS290集成计数器功能说明
74LS161和74LS290集成计数器功能说明1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。
目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。
图8.51所示是它的逻辑符号和引脚排列图。
图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。
表8.13为74LS161的功能表。
R=0时，输出端清0，与CP无关。
①异步清0 当dR=1，当LD=0时，在输入端D3D2D1D0预置某个数据，则在CP脉②同步并行预置数d冲上升沿的作用下，就将输入端的数据置入计数器。
R=1，当=1时，只要EP和ET中有一个为低电平，计数器就处于保持状态。
③保持d在保持状态下，CP不起作用。
R=1，LD=1，EP=ET=1时，电路为四位二进制加法计数器。
当计到1111时，④计数d进位输出端C送出进位信号（高电平有效），即C=1。
（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。
（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。
它兼有二进制、五进制和十进制三种计数功能。
当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表8.14是它的功能表。
95481213131011CP 0CP 1Q 0Q 1Q 3Q 2R O(1)R O(2)S 9(1)S 9(2)图8.52 74LS290的逻辑结构图由表可知，74LS290具有如下功能：①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
4位二进制加法器
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
4位同步二进制加法计数器
4位同步二进制加法计数器一．实验目的1.通过此实验逐步了解、熟悉和掌握FPGA开发软件Quartus Ⅱ的使用的法及VerilogHDL的编程方法。
2、学习用VerilogHDL语言以不同方式来描述1位全加器及电路的设计仿真和硬件测试。
二．实验设备操作系统：Windows 2000EDA软件： Quartus II6.0三．设计原理1.4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。
在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加12.VHDL源程序library ieee;use ieee.std_logic_1164.all;entity cnt4e isport(clk,clr:in std_logic;cout:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e isbeginprocess(clk,clr)beginif clk'event and clk='1'thenif clr='1'thenif q=15 then q<=0;cout<='0';elsif q=14 then q<=q+1;cout<='1';else q<=q+1;end if;else q<=0;cout<='0';end if;end if;end process;end one;四．实验步骤：1.在Quartus II6.0中执行“file”->“new”命令，打开编辑文件类型对话框，选择"VHDL File",在文本框里输入源程序，并将文件cnt4e.vhd保存在创建的目录下。
EDA技术与FPGA应用设计实验报告--4位二进制加法计数器
本科实验报告课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器实验地点：跨越机房专业班级：学号：学生姓名：指导教师：2012年6 月20 日一、实验目的：1．学习时序电路的VHDL描述方法。
2．掌握时序进程中同步、异步控制信号的设计。
3．熟悉EDA的仿真分析和硬件测试技术。
二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。
三、实验内容：1．编写4位二进制加法计数器的VHDL程序。
2．在ispDesignEXPERT System上对编码器进行仿真。
3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
四、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT4B ISPORT(CLK:IN STD_LOGIC；RST:IN STG_LOGIC;ENA:IN STD_LOGIC;OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK,RST,ENA)BEGINIF RST=’1’THEN CQI<=”0000”;ELSIF CLK’EVENT AND CLK=’1’THENIF ENA= ’1’THEN CQI<=CQI+1;ENG IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT<= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHAV;五、仿真结果：1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。
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学院信息学院专业通信工程姓名陈洁学号02
设计题目数字系统课程设计
内容四位二进制加法计数器
技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101
设计任务 1.按要求设计VHDL程序，
2.在Xinlinx Ise环境中运行程序并输出仿真波形。
工作进度和安排第18周：
1.学习Xinlinx Ise软件知识，熟悉软件相关操作；
2.学习multsim软件知识，熟悉其在画逻辑电路时的应用；
3.查阅相关资料，学习时序逻辑电路设计知识。
第20周：
1.按要求编写程序代码，；
2.运行并输出仿真波形；
3.程序下载到电路板测试；
4.利用multsim软件，设计时序电路；
5.运行并验证结果；
6.撰写报告。
指导教师（签字）：
年月日学院院长（签字）：
年月日
目录
一．数字系统简介 (3)
二．设计目的和要求 (3)
三．设计内容 (3)
四．VHDL程序设计 (3)
五．波形仿真 (11)
六. 逻辑电路设计 (12)
六．设计体会 (13)
七．参考文献 (13)
一．数字系统简介
在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。
由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。
VHDL这种工业标准的产生顺应了历史潮流。
二．设计目的和要求
1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规
模芯片的使用方法。
2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。
三．设计内容
四位二进制加计数，时序图如下：
0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。
由JK触发器组成4位异步二进制加法计数器。
四．VHDL程序设计
四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0）
LIBRARY IEEE;
USE
entity count10 is
PORT (cp,r:IN STD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
end count10;
ARCHITECTURE Behavioral OF count10 IS
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;
BEGIN
PROCESS (cp,r)
BEGIN
if r='0' then count<="0000";
elsiF cp'EVENT AND cp='1' THEN
if count="0011" THEN
count <="0110";
ELSE count <= count +1;
END IF;
end if;
END PROCESS;
q<= count;
end Behavioral;
（一）建立工程。
File——〉New Project；Project Name：工程名（例：count10）; Project Location：工程保存的位置（例：F：0603060x\count10）；next——>……——>next直至finish。
（二）调试程序。
右击xc95108-15pc84，选New Source，再选VHDL Module后，填加文件名（例：File name：v1）——〉next( Port Name中随便填A)——〉finish
写入程序，保存程序
双击Implement Design（或右键Run），运行程序，调试成功显示如下
（三）波形仿真。
回到界面，右键点击v1 - Behavioral（）,选New Source——〉Test Bench WaveForm——〉File Name：t1( 测试波形文件名t1),next(连接v1) ——next〉——〉finish
左侧Sources for 栏内选择Behavioral Simulation，选择t1 ，打开Processes下的Xilinx ISE Simulator如图
点击Simulate Behavioral Model（或右键RUN）运行仿真波形，如下
（四）引脚锁定与下载
左上侧Source for选项中选择Synthesis/Implementation，左下侧Processes——〉User Constraints——〉Assign Package Pins分配引脚：
Cp-key1,r-sw1,q3-L1,q2-L2,q1-L3,q0-L4。
点击保存，OK。
回到ISE ：Processes——〉Implement Design——〉Optional Implementation Tools ——〉双击Lock Pins锁定引脚
Processes——〉Implement Design——〉双击Generate Programming File——〉Configure Device（iMPACT），默认JTAG，finishi，——〉Open
右键点绿——〉Progaram——〉OK，结束下载。
（调试时sw向上是0；灯亮为0）
五．Xilinx波形仿真
通过此图可以看到输出端从0到15又跳到0，缺少了4和5，正好符合要求，说明程序正确。
而且从图中可以看出四个输出端输出的波形，与时序图相吻合。
并且将程序下载到芯片中，实际的发光管亮灭也符合要求。
六．逻辑电路设计
其中包含4个JK触发器和一些与门或门组成的逻辑电路。
图中5个发光二极管（四红一绿），四红代表四个输出，即时序图的数值。
绿的代表错位信号，进位时绿灯就会亮。
红灯最高为最右边，最低位为最左边，亮代表1，灭代表0。
实际仿真的结果与时序图一致。
观察逻辑电路的仿真图验证结果。
清楚的看到此波形与xilinx中仿真的波形一致。
七．设计体会
通过本次学习，让我了解到设计电路的VHDL程序，了解了关于计数器的基本原理和设计理念。
在实验中，通过这个方案设计了一个程序设计和电路逻辑图，并将程序下载到芯片中，与实际实践想结合。
了解了具体每一步该怎样完成，每个参数该如何设计。
画逻辑电路时，充分了解Multsim软件的应用，每个器件在什么位置，能够快速准确的找到，本将电路图完整准确的画出来。
并且掌握卡诺图的画法.
总之，本次实验也实际结合不仅巩固了课本知识，也加强了实际动手能力，收获很多，受益匪浅。
八．参考文献
《字电子技术基础简明教程》余孟尝高等教育出版社
《现代数字电路设计》蓝江桥高等教育出版社。