北京工业大学集成电路期末复习资料
集成电路复习提纲
集成电路复习要点
（2008-5-14）
友情说明：以下列出几个要点，请仔细研究。
有些内容是记忆性的，也有的内容是灵活性
的，希望对照教材认真复习。
1. MOS 管工作在饱和区的条件
2. NMOS 管工作在饱和区的电流表达式
3. MOS 管工作在饱和区的跨导表达式
4. 在设计反向器时，一般根据上升与下降的时间来确定MOS 管的宽长比。
()()P P N N P N N P down up
L W K K t t μμττ21
L W 21
===，通过这个式子，可以确定MOS 管的宽长。
5. MOS 管的域值电压将与衬底掺杂浓度的关系
6. 什么是沟道长度调制效应？采用何种方法可以降低这种效应？
7. 集成电路设计的一般流程：电路设计、仿真、版图设计、仿真、流片生产
8. P-阱工艺CMOS 的截面图
9. 设计一个CMOS 组合逻辑门，其功能为
()()D C B A F ++=.
解：解题思路：按照与或关系画出相应的电路，先画下面的NMOS ，与对应的是串联，或对应的是并联。
按照这种关系画出下面的NMOS ，然后再画出上面的PMOS 。
PMOS 的串并联关系与下面的NMOS 正好相反，下面是串上面就是并，下面是并上面就是串。
下面是电路图
① 画出逻辑图；
F
10. 两级CMOS 运算放大器的电路图（输入级采用PMOS 尾电流源）。
NMOS 尾电流源结构的两级运放也要求掌握！
第一级为差分输入级，从双端转为单端。
第二级是一个共漏的单级放大，其输出电压的摆幅为全摆幅。
集成电路设计方法--复习提纲
集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。
3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。
5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。
也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。
包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。
6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。
7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。
⾯临⾯积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。
挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。
集成电路原理及应用期末复习资料..
1.什么是差动放大电路？什么是差模信号？什么是共模信号？差动放大器对差模信号和共模信号分别起什么作用？差动放大电路是把两个输入信号分别输入到运算放大器的同相和反相输入端，然后在输出端取出两个信号的差模成分，而尽量抑制两个信号的共模成分的电路。
共模信号：双端输入时，两个大小相同，极性相同的信号。
差模信号：双端输入时，两个大小相等，极性相反的信号。
对差模输入信号的放大作用、对共模输入信号的抑制作用2.集成运放有哪几部分组成？各部分的典型电路分别是什么？输入级、中间级、输出级、偏置电路四大部分组成输入级的典型电路是差动放大电路, 利用它的电路对称性可提高整个电路的性能，减小温漂；中间级的典型电路是电平位移电路, 将电平移动到地电平，满足零输入时零输出的要求；输出级的典型电路是互补推挽输出放大电路，使输出级输出以零电平为中心，并能与中间电压放大级和负载进行匹配；偏置电路典型电路是电流源电路，给各级电路提供合适的静态工作点、所需的电压3.共模抑制比的定义？集成运放工作于线性区时，其差模电压增益Aud与共模电压增益Auc之比4.集成运放的主要直流参数：输入失调电压Uos、输入失调电压的温度系数△Uos/△T、输入偏置电流、输入失调电流、差模开环直流电压增益、共模抑制比、电源电压抑制比、输出峰--峰电压、最大共模输入电压、最大差模输入电压5.集成运放主要交流参数：开环带宽、单位增益带宽、转换速率、全功率带宽、建立时间、等效输入噪声电压、差模输入阻抗、共模输入阻抗、输出阻抗。
6.理想集成运放的基本条件。
1.差模电压增益为无穷大2.输入电阻为无穷大3.输出电阻为04.共模抑制比CMRR为无穷大5.转换速率为无穷大即Sr=006.具有无限宽的频带7.失调电压·失调电流极其温漂均为08.干扰和噪声均为07.理想集成运放的两个基本特性：虚短和虚断。
代表的实际物理意义。
其实，虚短和虚断的原因只有一个，那就是：输入端输入电阻无穷大。
2023 北京工业大学 集成电路分析 期末总结
第一章·第一台自动计算机基于十进制数操作。
·第一台电子计算机ENIAC(1946 年)。
·第一个晶体管在1947 年12 月由贝尔实验室的巴丁、布拉顿和肖克利发明。
、·第一块集成电路是1958 年在Ti 公司的基尔比发明的。
·集成电路的分类·按功能结构分类·模拟集成电路(运放、模拟滤波器)·数字集成电路(CPU、存储器)·数模混合集成电路(ADC、PLL)·按制造工艺分类·双极型工艺·CMOS 工艺·BiCMOS 工艺·BCD 工艺·按集成度高低分类(了解)·按应用领域分类·专用集成电路(ASIC)·标准通用集成电路(CPU、ROM、DRAM)·摩尔定律：Moore 预测集成电路的集成度大约是每18 个月翻一番。
·集成度提高的因素·特征尺寸缩小·芯片面积增大·电路结构改进·计算机辅助设计(CAD、EDA)·等比例缩小定律' =、' = 、'= oo·三种理论·恒定电场(CE)·恒定电场、器件几何尺寸缩小k 倍、衬底掺杂浓度增大k 倍、电源电压下降k 倍·集成度提高k2倍、速度提高k 倍、驱动电流减小k 倍、功耗降低k2倍·恒定电源电压(CV)·恒定电压、器件几何尺寸缩小k 倍、衬底掺杂浓度增大k2倍·集成度提高k2倍、驱动电流增大k 倍、速度提高k2倍·准恒定电场(QCE)·器件几何尺寸缩小k 倍、衬底掺杂浓度增大ak 倍、电源电压下降a/k 倍·外部尺寸缩小k 倍、内部耗尽层缩小k 倍、电场强度增大a 倍·两种方案·高性能方案·a 取值接近k、电压下降缓慢、速度提高、功耗密度增大·低功耗方案·a 取值接近1、电压下降较快、功耗降低第二章·复杂工序的步骤：光刻、离子注入、刻蚀·集成电路加工的基本操作·形成某种材料的薄膜·薄膜材料有哪些二氧化硅、多晶硅、氮化硅、金属薄膜·在各种薄膜材料上形成需要的图形·形成图形操作有哪些光刻与刻蚀(甩胶、曝光、显影、刻蚀、去胶)·正胶与负胶的区分（正胶：去除曝光的胶；负胶：去除未曝光的胶）·通过掺杂改变材料的电阻率或杂质类型·四种MOS 晶体管的结构与符号·CMOS 的闩锁效应·存在寄生晶体管·纵向——n 阱中的PMOS 与衬底·横向——NMOS 与衬底、n 阱·寄生晶体管构成回路后外界噪声使等效电路产生增益大于1，使电流不断加大，造成电路永久性破坏。
集成电路分析期末复习总结
集成电路分析期末复习总结集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：光刻的作用是什么？列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。
第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
集成电路期末考试知识点答案
集成电路期末考试知识点答案-------------------------------------------1------------------------------------------------1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？1947贝尔实验室肖克来波拉坦巴丁发明了晶体管1956获诺贝尔奖2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？Jack kilby 德州仪器公司1958年发明2000获诺贝尔奖3、什么是晶圆？晶圆的材料是什么？晶圆是指硅半导体集成电路制作所用的硅晶片，材料是硅4、目前主流集成电路设计特征尺寸已经达到多少？预计2016 年能实现量产的特征尺寸是多少？主流0.18um 22nm5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？英寸12英寸6、摩尔是哪个公司的创始人？什么是摩尔定律？英特尔芯片上晶体管数每隔18个月增加一倍7、什么是SoC？英文全拼是什么？片上系统 System On Chip8、说出Foundry、Fabless 和Chipless 的中文含义。
代工无生产线无芯片9、一套掩模一般只能生产多少个晶圆？1000个晶圆10、什么是有生产线集成电路设计？电路设计在工艺制造单位内部的设计部门进行11、什么是集成电路的一体化(IDM)实现模式？设计制造和封装都集中在半导体生产厂家内进行12、什么是集成电路的无生产线(Fabless)设计模式？只设计电路而没有生产线13、一个工艺设计文件(PDK)包含哪些内容？器件的SPICE参数、版图设计用的层次定义、设计规则和晶体管电阻电容等器件以及通孔焊盘等基本结构版图，与设计工具关联的设计规则检查、参数提取、版图电路图对照用的文件。
14、设计单位拿到PDK 文件后要做什么工作？利用CAD/EDA工具进行电路设计仿真等一系列操作最终生成以GDS-II格式保存的版图文件，然后发给代工单位。
集成电路CAD复习提纲(ending)
I DS
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2 L0 2LD
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V T H 1 λV DS
2
25.模型参数提取技术 电路模拟的精确度不仅与器件模型本身有关，还与给定的器件模型参数值是否正确密切有关。所以准确地获取模型 参数是电路分析的重要工作。 26.模型参数提取方法 （1）用仪器直接测量 （网络分析仪测试 S 参数，晶体管特性图示仪 I-V 特性） （2）从工艺参数获得模型参数（根据工艺条件、样品测试图及设计参数 ） （3）模型参数的计算机优化提取（测量较少的器件电特性，采用最优化的曲线拟合）
第的时间内，用最低的成本，获得最佳的设计指标，且所用的芯片面积/功耗最小. 8.设计方法的种类 ·全定制设计方法 ·半定制设计方法 ·定制设计方法 ·可编程逻辑器件（PLD）设计方法 ·逻辑单元阵列设计方法 (FPGA) 【这两种自己制作】 9.全定制设计方法 适用范围：要求获得最高速度、最低功耗和最小芯片面积的设计 设计方法：利用人机交互式图形编辑系统，由版图设计人员进行版图中各个器件的设计和器件之间的互连设计。 特点：对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 10.半定制设计方法 适用范围：要求成本低、周期短、生产批量比较小的芯片设计 设计方法：对门阵列芯片作“单独处理” ，即根据网络的要求，考虑如何进行门的布局和门之间的连线，也就是对用 于接触孔和连线的掩膜版（一般为 2~4 层掩膜）进行单独的设计和制作；然后再次进行工艺加工完成芯片的未完工 序。
电子科技大学中山学院—2— 厚德 博学 求是 创新
《超大规模集成电路设计方法学导论》 授课/张华斌 提纲/王嘉达
教材/杨之廉 申明 授课/张华斌 考核方式/日常作业 3 次 10% | 实验上机 5 次 30% 提纲/王嘉达 | 期末笔试 60%
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
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填空题：
1.集成电路的加工过程主要是三个基本操作，分别是：形成某种材料的薄
膜薄层，在各种薄膜材料上形成需要的图形，
通过掺杂改变材料的电阻率或杂质类型。
2.MOS晶体管的工作原理是利用栅极与衬底之间形成的电场，在半导体
表面形成反型层，使源、漏之间形成导电沟道。
3.用CMOS电路设计静态数字逻辑电路，如果设计与非逻辑下拉支路应该是
串联，如果设计或非逻辑下拉支路应该是并联。
4.MOS存储器主要分为两大类，分别是：随机存储器（RAM）和只读存储
器（ROM）。
5.CMOS集成电路是利用 NMOS 和 PMOS 的互补性来改善电路性能的，
因此叫做CMOS集成电路。
在P型衬底上用 n 阱工艺制作 CMOS 集
成电路。
6.1947年巴丁、肖克莱、布拉克发明了半
导体晶体管，并因此获得了1956年的诺贝尔物理学奖，1958年美国德州仪器公司的杰克基尔比发明了第一块集成电路，并获得2000年诺贝尔
物理学奖。
7.CMOS逻辑电路的功耗由三部分组成：动态功耗、静态功耗、开
关过程中的短路功耗。
8.静态CMOS逻辑电路中，一般PMOS管的衬底接电源电压，NOMS管的
衬底接地电压；NMOS下拉网络的构成规律是：NMOS管串联实现与操作；NMOS管并联实现或操作；PMOS上拉网络则是按对偶原则构
成，即PMOS管串联实现或操作；PMOS管并联实现与操作。
9.集成电路中非易失存储器包括即：不可擦除ROM 、 EPROM 、
E~2PROM 。
10.等比例缩小理论包括恒定电场等比例缩小定律、恒定电压等比例缩
小定律、准恒定电场等比例缩小定律。
11.集成电路产业按照职能划分为设计、制造、封装三
业。
12.CMOS逻辑电路的功耗由三部分组成：动态功耗Pd、开关过程中
的短路功耗PSC、静态功耗Ps。
13.时序电路的输出不仅与当前的输入有关，还与系统原来
的状态有关。
判断题：
1.N阱CMOS工艺是指在N阱中加工NMOS的工艺。
---------（）
2.非易失存储器就是只能写入，不能擦除的存储器。
-----（）
3.用二极管在电路中防止静电损伤就是利用二极管的正向导电性能。
（）
4.DRAM在存储的过程中需要刷新以保持所存储的值。
-----------（）
5.MOS晶体管与BJT晶体管一样，有三个电极。
----------------（）
6.为保证沟道长度相同的PMOS管和NMOS等效导电因子相同，PMOS管的沟道宽
度一般比NMOS管的大。
--------------------------------------（）
7.集成电路是以平面工艺为基础，经过多层加工形成的。
-----（）
8.为保证沟道长度相同的PMOS管和NMOS等效导电因子相同PMOS管的沟道宽
度一般比NMOS管的大。
------------------（）
9.非易失存储器就是只能写入，不能擦除的存储器。
----------（）
10.DRAM在存储的过程中需要刷新以保持所存储的值。
------------（）
11.用于模拟集成电路设计的SPICE模型中的“SPICE”是Simulation Program
with Integrated Circuit Emphasis的缩写。
----------（）
12.N阱CMOS工艺是指在N阱中加工NMOS的工艺。
-------------------（）
13.ESD保护的定义为：为防止静电释放导致CMOS集成电路失效所采取的保护措
施。
--------------------------------（）
简答题:
1.请简述MOS晶体管的阈值电压。
使沟道区源端半导体表面达到强反型所需的栅压
强反型：即反型层多子浓度大于等于衬底多子浓度
•费米能级：电子占据几率为1/2的能级
•影响阈值电压的因素
•栅电极材料：不同的功函数影响平带电压
•栅氧化层：
–厚度
–栅氧化层电荷密度
•衬底掺杂浓度
–掺杂浓度越大，阈值电压绝对值越大。
体效应对阈值电压的影响
2.请简述CMOS晶体管的五个二级效应。
•短沟道效应
•窄沟道效应
•饱和区沟道调制效应
•迁移率退化和速度饱和
•热电子效应
3、可恢复逻辑电路：需要补充
当输入逻辑电平偏离理想电平时，能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点，最终达到合格的逻辑电平的电路。
为什么说CMOS反相器是可恢复逻辑电路：
CMOS反相器具有可恢复逻辑性是因为CMOS反相器的电压传输特性曲线共有这样的特点:在稳定的输出高电平或输出低电平区，电路的增益很小，而在逻辑状态转变区电路的增益很大。
4、请画图并解释N阱CMOS结构中的闩锁效应。
在n阱CMOS中PMOS管的源、漏区通过n阱到衬底形成了寄生的纵向PNP晶体管，而NMOS
的源、漏区与P型衬底和n阱形成寄生的横向NPN晶体管。
PNP 晶体管的集电极和NPN晶
体管的基极通过衬底连接，同时NPN晶体管的集电极通过阱和PNP晶体管的基极相连，从而构成交叉耦合形成的正反馈回路，一旦其中有一个晶体管导通，电流将在两支晶体管之间循环放大，使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压，这就是闩锁效应。
3.请简述集成电路设计过程中的六个抽象级别和每个级别的表现形式。
4.假设有两个逻辑信号A、B，在某状态下A的上升沿先于B的上升沿到达图1所示电路，
为了使电路得到最好的瞬态特性，请在图1中标注出A、B接入方法，并解释其原因。
将先到达的逻辑信号A接于靠近地线的NMOS管MN1的栅极上，将有利于使先到达的信号A对串联支路的中间结点寄生电容放电，其原因是只有中间结点的电容放电后，才能使输出结点寄生电容放电，这样有利于提高电路的响应速度。
5.概括版图设计规则的三种尺寸限制。
1)各层图形的最小尺寸即最小线宽
2)同一层次图形之间的最小间距
3)不同层次图形之间的对准容差或套刻间距
1．画出CMOS IC中采用双二极管输入ESD保护电路，说明输入电压的钳位范围。
静电释放是MOS集成电路设计中必须考虑的一个可靠性问题，静电释放对CMOS集成电路的损伤不仅会引起MOS器件栅击穿，还可能诱发电路内部的闩锁效应，防止ESD应力损伤的方法是在芯片的输入、输出端增加ESD保护电路。
作用是：
一：提供ESD电流释放通路。
二：电压钳位，防止过大的电压加在MOS器件上。
这两个二极管把加到输入级MOS晶体管栅极的电压钳制在-0.7V<Vin<Vdd+0.7V
2．请给出六管SRAM单元电路图，并说明读写操作过程。
写操作：某单元写入信息时，该单元的字线为高电平，使门管M5 和M6 导通。
若写入“1”则VBL =VDD ，V(BL)’ =0，使V1 充电到高电平，V2充电到低电平，写入信息。
读操作时：位线BL,(BL)’都预充电到高电平VDD ，同时通过行译码器使该单元字线为高电平。
若读“1”，V1 =VOH ，V2 =0，使M1 截止，位线BL不能放电，M2和M6 导通，对位线（BL）’放电。
若读“0”，则对位线（BL）’保持高电平，而BL通过M5 和M1放电.
综合题:
3． 请在图3中补画实现CD AB Y +=逻辑功能的、采用N 阱工艺的CMOS 电路的棍图和
相应的版图。
图3
4．图1为NMOS 管的三维图，请写出图中字母A 至F 所对应部位的中文名称，
并简述NMOS 晶体管的工作原理，画出NMOS 管的输出特性曲线、标出三个工作区域，说明三个工作区域的界限。
图1
5．请画出用静态CMOS 电路和动态CMOS 电路（提示：时钟控制预充和求值，
并带有Footed 管）实现C)A(B Y +=逻辑功能的电路图，并给出两种电路的真值表。
图例：
6．请画出用CMOS 电路实现Y=A(B+C)DE +逻辑功能的电路图，并给出该电路
的真值表。
7．请画出NMOS 管的输出特性曲线、标出三个工作区域，并说明三个工作区域的
界限。