半导体集成电路习题及答案

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13级半导体集成电路A卷及答案

13级半导体集成电路A卷及答案

13级【半导体集成电路】 A卷试题及答案解析题目/张华斌答案/王嘉达一、填空题(共30分,每空格1分)1.通常含以上的四端口器件,对于CMOS器件而言主要指V IN极、V OUT极、V DD极和V SS极。

【P28-图3.8】2.3.上制造p阱。

4.在PCB5.MOS反相器是MOS数字电路的基本单元,它可以分为静态反相器和动态反相器。

按负载元件和驱动元件之间的连线。

【P62-4.3.1 4.3.2 4.3.3】7.漏、电荷共享(电荷共享)、时间馈通和体效应等问题。

8.应,如寄生晶体管效应、寄生电容效应等。

【P9-正文第四行】9.CMOS反相器的功耗有静态功耗和动态功耗组成。

【P112】10.两极CMOS运算放大器中,为了保证系统稳定一般采用Miller电容作频率补偿,但由于该电容的加入,又会带来零点,这就要求对电路进行进一步的改进,改进方法有消除CC向前耦合的补偿方案和消除术。

二、选择题(共5题,每小题3分,共15分)1.判断一个MOS管是否导通的关键是(D )与阈值电压作比较。

【P66】A 漏源电压B 栅源电压C 衬底与源间电压D 栅漏电压n沟道增强型MOS管必须在栅极上施加正向偏压,且只有栅源电压大于阈值电压时才有导电沟道产生的n沟道MOS 管。

n沟道耗尽型MOS管是指在不加栅压(栅源电压为零)时,就有导电沟道产生的n沟道MOS管。

2.某集成电路芯片,查手册知其最大输出低电平V OL(MAX)=0.1V,最小输出高电平V OH(MIN)=4.5V,最小输入低电平V IN(MIN)=1.5V,最小输入高电平V IH(MIN)=3.5V,则其低电平噪声容限V NL=(A )VA 1.4B 1.0C 3.0D 1.2低电平:V NML=|V IL,max-V OL,max| 高电平:V NMH=|V OH,min-V IH,min|3.在数字信号的传输过程中需要传输门单元电路来实现,在传输门传输信号的过程中无阈值电压损失的是(C )A pMOS传输门B nMOS传输门C CMOS传输门D 都不是【P131-图7.8(C)】4.集成电阻器和电容器的高精度,主要有(C )所决定。

《半导体集成电路》考试题(卷)目与参考答案解析8

《半导体集成电路》考试题(卷)目与参考答案解析8

第一部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写?3.按照器件类型分,半导体集成电路分为哪几类?4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足?6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。

7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。

第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。

2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。

《半导体集成电路》考试题目及参考答案

《半导体集成电路》考试题目及参考答案

第一部分考试试题第0章绪论1.什么叫半导体集成电路??2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写??3.按照器件类型分,半导体集成电路分为哪几类??4.按电路功能或信号类型分,半导体集成电路分为哪几类??5.什么是特征尺寸??它对集成电路工艺有何影响??6.名词解释:集成度,wafersize,diesize,摩尔定律??第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用??2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响??.3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤??4.简述硅栅p阱CMOS的光刻步骤??5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足??6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点??并请提出改进方法.7.请画出NPN晶体管的版图,并且标注各层掺杂区域类型.8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子.第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略??.2. 什么是集成双极晶体管的无源寄生效应??3.什么是MOS晶体管的有源寄生效应??4.什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5.消除“Latch-up”效应的方法??6.如何解决MOS器件的场区寄生MOSFET效应??7.如何解决MOS器件中的寄生双极晶体管效应??第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些??2.集成电路中常用的电容有哪些.3.为什么基区薄层电阻需要修正.4.为什么新的工艺中要用铜布线取代铝布线.5.运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻.第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2.分析四管标准TTL与非门(稳态时)各管的工作状态??3.在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难.4.两管与非门有哪些缺点,四管及五管与非门的结构相对于两管与非门在那些地方做了改善,并分析改善部分是如何工作的.四管和五管与非门对静态和动态有那些方面的改进.5.相对于五管与非门六管与非门的结构在那些部分作了改善,分析改进部分是如何工作的.6.画出四管和六管单元与非门传输特性曲线.并说明为什么有源泄放回路改善了传输特性的矩形性.7.四管与非门中,如果高电平过低,低电平过高,分析其原因,如与改善方法,请说出你的想法.8.为什么TTL 与非门不能直接并联??9.OC 门在结构上作了什么改进,它为什么不会出现TTL 与非门并联的问题.第5章MOS 反相器1.请给出NMOS 晶体管的阈值电压公式,并解释各项的物理含义及其对阈值大小的影响(即各项在不同情况下是提高阈值还是降低阈值).2.什么是器件的亚阈值特性,对器件有什么影响??3.MOS 晶体管的短沟道效应是指什么,其对晶体管有什么影响??4.请以PMOS 晶体管为例解释什么是衬偏效应,并解释其对PMOS 晶体管阈值电压和漏源电流的影响.5.什么是沟道长度调制效应,对器件有什么影响??6.为什么MOS 晶体管会存在饱和区和非饱和区之分(不考虑沟道调制效应)??7.请画出晶体管的D DS I V 特性曲线,指出饱和区和非饱和区的工作条件及各自的电流方程(忽略沟道长度调制效应和短沟道效应).8.给出E/R 反相器的电路结构,分析其工作原理及传输特性,并计算VTC 曲线上的临界电压值.9.考虑下面的反相器设计问题:给定V DD =5V ,K N `=30uA/V 2,V T0=1V设计一个V OL =0.2V 的电阻负载反相器电路,并确定满足V OL 条件时的晶体管的宽长比(W/L)和负载电阻R L 的阻值.10.考虑一个电阻负载反相器电路:V DD =5V ,K N `=20uA/V 2,V T0=0.8V ,R L =200K Ω,W/L=2.计算VTC 曲线上的临界电压值(V OL ,V OH ,V IL ,V IH )及电路的噪声容限,并评价该直流反相器的设计质量.11.设计一个V OL =0.6V 的电阻负载反相器,增强型驱动晶体管V T0=1V ,V DD =5V1)求V IL 和V IH2)求噪声容限V NML 和V NMH12.采用MOSFET 作为nMOS 反相器的负载器件有哪些优点??13.增强型负载nMOS 反相器有哪两种电路结构??简述其优缺点.14.以饱和增强型负载反相器为例分析E/E 反相器的工作原理及传输特性.15试比较将nMOSE/E 反相器的负载管改为耗尽型nMOSFET 后,传输特性有哪些改善??16.耗尽型负载nMOS 反相器相比于增强型负载nMOS 反相器有哪些好处??17有一nMOSE/D 反相器,若V TE =2V ,V TD =-2V ,K NE /K ND =25,V DD =2V ,求此反相器的高,低输出逻辑电平是多少??18.什么是CMOS 电路??简述CMOS 反相器的工作原理及特点.19.根据CMOS 反相器的传输特性曲线计算V IL 和V IH .20.求解CMOS 反相器的逻辑阈值,并说明它与哪些因素有关??21.为什么的PMOS 尺寸通常比NMOS 的尺寸大??22.考虑一个具有如下参数的CMOS反相器电路:V DD=3.3VV TN=0.6VV TP=-0.7V K N=200uA/V2K p=80uA/V2计算电路的噪声容限.23.采用0.35um工艺的CMOS反相器,相关参数如下:V DD=3.3VNMOS:V TN=0.6VμN C OX=60uA/V2(W/L)N=8PMOS:V TP=-0.7Vμp C OX=25uA/V2(W/L)P=12求电路的噪声容限及逻辑阈值.24.设计一个CMOS反相器,NMOS:V TN=0.6VμN C OX=60uA/V2PMOS:V TP=-0.7VμP C OX=25uA/V2电源电压为3.3V,L N=L P=0.8um1)求V M=1.4V时的W N/W P.2)此CMOS反相器制作工艺允许V TN,V TP的值在标称值有正负15%的变化,假定其他参数仍为标称值,求V M的上下限.25.举例说明什么是有比反相器和无比反相器.26.以CMOS反相器为例,说明什么是静态功耗和动态功耗.27.在图中标注出上升时间t r,下降时间t f,导通延迟时间,截止延迟时间,给出延迟时间t pd的定义.若希望t r=t f,求W N/W P.第6章CMOS静态逻辑门1.画出F=A⊕B的CMOS组合逻辑门电路.2. 用CMOS组合逻辑实现全加器电路.3. 计算图示或非门的驱动能力.为保证最坏工作条件下,各逻辑门的驱动能力与标准反相器的特性相同,N管与P管的尺寸应如何选取??4. 画出F=AB+CD的CMOS组合逻辑门电路,并计算该复合逻辑门的驱动能力.5.简述CMOS静态逻辑门功耗的构成.6.降低电路的功耗有哪些方法??7. 比较当FO=1时,下列两种8输入的AND门,那种组合逻辑速度更快??第7章传输门逻辑一,填空1.写出传输门电路主要的三种类型和他们的缺点:(1),缺点:;(2),缺点:;(3),缺点: .2.传输门逻辑电路的振幅会由于减小,信号的也较复杂,在多段接续时,一般要插入 .3.一般的说,传输门逻辑电路适合逻辑的电路.比如常用的和.二,解答题1.分析下面传输门电路的逻辑功能,并说明方块标明的MOS管的作用.2.根据下面的电路回答问题:分析电路,说明电路的B区域完成的是什么功能,设计该部分电路是为了解决NMOS传输门电路的什么问题??3.假定反向器在理想的V DD/2时转换,忽略沟道长度调制和寄生效应,根据下面的传输门电路原理图回答问题.(1)电路的功能是什么??(2)说明电路的静态功耗是否为零,并解释原因.4.分析比较下面2种电路结构,说明图1的工作原理,介绍它和图2所示电路的相同点和不同点.图1图25.根据下面的电路回答问题.已知电路B点的输入电压为2.5V,C点的输入电压为0V.当A点的输入电压如图a时,画出X 点和OUT点的波形,并以此说明NMOS和PMOS传输门的特点.A点的输入波形6.写出逻辑表达式C=A B的真值表,并根据真值表画出基于传输门的电路原理图.7.相同的电路结构,输入信号不同时,构成不同的逻辑功能.以下电路在不同的输入下可以完成不同的逻辑功能,写出它们的真值表,判断实现的逻辑功能.图1图28.分析下面的电路,根据真值表,判断电路实现的逻辑功能.第8章动态逻辑电路一,填空1.对于一般的动态逻辑电路,逻辑部分由输出低电平的网组成,输出信号与电源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控制极为时钟信号的 .2.对于一个级联的多米诺逻辑电路,在评估阶段:对PDN网只允许有跳变,对PUN 网只允许有跳变,PDN与PDN相连或PUN与PUN相连时中间应接入 . 二,解答题1.分析电路,已知静态反向器的预充电时间,赋值时间和传输延迟都为T/2.说明当输入产生一个0->1转换时会发生什么问题?当1->0转换时会如何?如果这样,描述会发生什么并在电路的某处插入一个反向器修正这个问题.2.从逻辑功能,电路规模,速度3方面分析下面2电路的相同点和不同点.从而说明CMOS动态组合逻辑电路的特点.图A图B3.分析下面的电路,指出它完成的逻辑功能,说明它和一般动态组合逻辑电路的不同,说明其特点.4.分析下面的电路,指出它完成的逻辑功能,说明它和一般动态组合逻辑电路的不同,分析它的工作原理.5.简述动态组合逻辑电路中存在的常见的三种问题,以及他们产生的原因和解决的方法.6.分析下列电路的工作原理,画出输出端OUT的波形.7.结合下面电路,说明动态组合逻辑电路的工作原理.第9章触发器1. 用图说明如何给SR锁存器加时钟控制.2. 用图说明如何把SR锁存器连接成D锁存器,并且给出所画D锁存器的真值表3. 画出用与非门表示的SR触发器的MOS管级电路图4. 画出用或非门表示的SR触发器的MOS管级电路图5. 仔细观察下面RS触发器的版图,判断它是或非门实现还是与非门实现6. 仔细观察下面RS触发器的版图,判断它是或非门实现还是与非门实现7. 下图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,若没有,写出真值表.8. 下图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,若没有,写出真值表.9. 下图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,若没有,写出真值表.10. 解释下面的电路的工作过程画出真值表.(提示注意图中的两个反相器尺寸是不同的)11. 解释下面的电路的工作过程画出真值表.12. 解释静态存储和动态存储的区别和优缺点比较.13. 阐述静态存储和动态存储的不同的的存储方法.14. 观察下面的图,说明这个存储单元的存储方式,存储的机理.15. 观察下面的图,说明这个存储单元的存储方式,存储的机理.16. 说明锁存器和触发器的区别并画图说明17. 说明电平灵敏和边沿触发的区别,并画图说明18. 建立时间19. 维持时间20. 延迟时间21. 连接下面两个锁存器使它们构成主从触发器,并画出所连的主从触发器的输入输出波形图22. 简述下时钟重叠的起因所在23. 下图所示的是两相时钟发生器,根据时钟信号把下面四点的的波形图画出24. 反相器的阈值一般可以通过什么进行调节25. 施密特触发器的特点26. 说明下面电路的工作原理,解释它怎么实现的施密特触发.27. 画出下面施密特触发器的示意版图.28. 同宽长比的PMOS和NMOS谁的阈值要大一些第10章逻辑功能部件1, 根据多路开关真值表画出其组合逻辑结构的CMOS电路图.2, 根据多路开关真值表画出其传输门结构的CMOS电路图.3,计算下列多路开关中P管和N管尺寸的比例关系.4,根据下列电路图写出SUM和C0的逻辑关系式,并根据输入波形画出其SUM和C0的输出波形.ABCiK1K0Y1 1 D01 0 D10 1 D20 0 D3K1K0Y1 1 D01 0 D10 1 D20 0 D35,计算下列逐位进位加法器的延迟,并指出如何减小加法器的延迟.6,画出传输门结构全加器的电路图,已知下图中的P=A⊕B.7,试分析下列桶型移位器各种sh输入下的输出情况.8,试分析下列对数移位器各种sh输入下的输出情况.第11章存储器一,填空1.可以把一个4Mb的SRAM设计成[Hirose90]由32块组成的结构,每一块含有128Kb,由1024行和列的阵列构成.行地址(X),列地址(Y),和块地址(Z)分别为,,位宽.2.对一个512×512的NOR MOS,假设平均有50%的输出是低电平,有一已设计电路的静态电流大约et.于0.21mA(输出电压为1.5V时),则总静态功耗为,就从计算的到的功耗看,这个电路设计的(“好”或“差”).3.一般的,存储器由,和三部分组成. 4.半导体存储器按功能可分为:和;非挥发存储器有, 和;二,解答题1.确定图1中ROM中存放地址0,1,2和3处和数据值.并以字线WL[0]为例,说明原理.图1一个4×4的ORROM2.画一个2×2的MOSOR型ROM单元阵列,要求地址0,1中存储的数据值分别为01和00.并简述工作原理.3.确定图2中ROM中存放地址0,1,2和3处的数据值.并简述工作原理.图2一个4×4的NORROM4.画一个2×2的MOSNOR型ROM单元阵列,要求地址0,1中存储的数据值分别为01和01.并简述工作原理.5.如图3为一个4×4的NORROM,假设此电路采用标准的0.25µmCMOS工艺实现,确定PMOS上拉器件尺寸使最坏的情况下V OL值不会高于1.5V(电源电压为2.5V).这相当于字线摆为1V.NMOS尺寸取(W/L)=4/2.图3一个4×4的NORROM6.确定图4中ROM中存放地址0,1,2和3处和数据值.并简述工作原理.图4一个4×4的NANDROM7.画一个2×2的MOSNAND型ROM单元阵列,要求地址0,1中存储的数据值分别为10和10.并简述工作原理.8.预充电虽然在NORROM中工作的很好,但它应用到NANDROM时却会出现某些严重的问题.请解释这是为什么??9.sram,flashmemory,及dram的区别??10.给出单管DRAM的原理图.并按图中已给出的波形画出X波形和BL波形,并大致标出电压值.11.试问单管DRAM单元的读出是不是破坏性的??怎样补充这一不足??(选作)有什么办法提高refreshtime??12.给出三管DRAM的原理图.并按图中已给出的波形画出X和BL1波形,并大致标出电压值.(选作)试问有什么办法提高refreshtime??13.对1TDRAM,假设位线电容为1pF,位线预充电电压为1.25V.在存储数据为1和0时单元电容Cs(50fF)上的电压分别et.于1.9V和0V.这相当于电荷传递速率为4.8%.求读操作期间位线上的电压摆幅.14.给出一管单元DRAM的原理图,并给出版图.15.以下两图属于同类型存储器单元.试回答以下问题:(1):它们两个都是哪一种类型存储器单元??分别是什么类型的??(2):这两种存储单元有什么区别??分别简述工作原理.16.画出六管单元的SRAM晶体管级原理图.并简述其原理.第12章模拟集成电路基础1.如图1.1所示的电路,画出跨导对V DS的函数曲线.图1.12=0.7V.如果V X从-∞到0变化,画出漏2.如图1.3所示,假设V TH0=0.6V,γ=0.4V21,而φF电流的曲线.+1.2V2VI dM 1V x图1.33.保持所有其他参数不变,对于L=L 1和L=2L 1,画出MOSFET 的ID随VDS变化的特性曲线.4.什么叫做亚阈值导电效应??并简单画出log I D-V GS 特性曲线.5.画出图1.7中M 1的gm和gmb随偏置电流I 1的变化草图.图1.76.假设图1.9中的M1被偏置到饱和区,计算电路的小信号电压增益.VddM1I1VinVout图1.97.比较工作在线性区和饱和区的MOS 为负载时的共源级的输出特性.8.在图 1.10(a )所示的源跟随器电路中,已知()1L W =20/0.5,I 1=200A μ,V TH 0=0.6V ,φF 2=0.7V ,μn C ox =50Aμ/V 2和γ=0.4V 21.(a ) 计算V Vin2.1=时的V out .(b ) 如果I 1用图1.10(b )中的M 2来实现,求出维持M 2工作在饱和区时()2L W 的最小值.VddM1I1VinVout图1.10(a )图1.10(b )9.如图1.11所示,晶体管M 1的到输入电压的变化△V ,并按比例传送电流至50Ω的传输线上.在图1.11(a )中,传输线的另一端接一个50Ω的电阻;在图1.11(b )中,传输线的另一端接一个共栅极.假设0==γλ.计算在低频情况下,两种接法的增益V V inout ∂∂.M1RdVdd图1.11(a )图1.11(b )10.什么是差动信号??简单举例说明利用差动信号的优势. 11.在图1.12所示的电路中,M 2管的宽度是M 1的两倍.计算Vin 1和Vin 2的偏置值相et.时的小信号增益.图1.1212.图1.13电路中,用一个电阻而不是电流源来提供1mA 的尾电流.已知:()2,1L W = 25/0.5,VTH=0.6V ,μnCox=50A μ/V 2,0==γλ,VDD=3V .(a ) 如果R ss 上的压降保持在0.5V ,则输入共模电压应为多少?? (b ) 计算差模增益et.于5时R D 的值.图1.1313.在图1.14(a )中,假设所有的晶体管都相同,画出当VX从一个大的正值下降时IX和VB的草图.V V xM图1.14(a )14.在图1.15中,如果所有的管子都工作在饱和区,忽略沟道长度调制,求M 4的漏电流. 16.假设图1.16中所有的晶体管都工作在饱和区,且()3L W =()4L W ,0==γλ,求Iout的表达式.V M 4I o u t图1.15M M 2V o u t R图1.1617.简要叙述与温度无关的带隙基准电压源电路的基本原理. 18.图11.17中,电路被设计成额定增益为10,即1+RR 21=10.要求增益误差为1%,确定A1的最小值.V o u tR 1R图1.17第13章A/D,D/A 变换器1.简单给出D/A 变换器的基本原理2.给出DAC 的主要技术指标及含义. 3.试比较几种常用的DAC 的优缺点.4.一个D/A 变换器有10V 的满量程输出,且分辨率小于40mV,问此D/A 变换器至少需要多少位??5.在图2.1中所示的T 型D/A 变换器中,设N =8,VREF=10V .当输入分别为10000000及01111111时,求输出电压值.R f =3R图2.16.画出一个简单的用传输门实现的电压定标的3位DAC. 7.D/A 变换器的设计原则应从几个方面权衡. 8.简单给出A/D 变换器的基本原理.9.给出ADC 的主要技术指标及含义.10.试比较几中常用A/D 变换器的优缺点,并指出它们在原理上各有何特点.11.一个4位逐次逼近型A/D 变换器,若满量程电压为5V ,请画出输入电压为2.8V 时的判决图.第二部分参考答案第0章绪论1.通过一系列的加工工艺,将晶体管,二极管et.有源器件和电阻,电容et.无源元件,按一定电路互连.集成在一块半导体基片上.封装在一个外壳内,执行特定的电路或系统功能.2.小规模集成电路(SSI ),中规模集成电路(MSI ),大规模集成电路(VSI ),超大规模集成电路(VLSI ),特大规模集成电路(ULSI ),巨大规模集成电路(GSI )3.双极型(BJT )集成电路,单极型(MOS )集成电路,Bi-CMOS 型集成电路.4.数字集成电路,模拟集成电路,数模混合集成电路.5.集成电路中半导体器件的最小尺寸如MOSFET 的最小沟道长度.是衡量集成电路加工和设计水平的重要标志.它的减小使的芯片集成度的直接提高.6.名词解释:集成度:一个芯片上容纳的晶体管的数目wafersize :指包含成千上百个芯片的大圆硅片的直径 diesize :指没有封装的单个集成电路摩尔定律:集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小2倍.第1章集成电路的基本制造工艺1.减小集电极串联电阻,减小寄生PNP 管的影响2.电阻率过大将增大集电极串联电阻,扩大饱和压降,若过小耐压低,结电容增大,且外延时下推大3.第一次光刻:N+隐埋层扩散孔光刻第二次光刻:P隔离扩散孔光刻第三次光刻:P型基区扩散孔光刻第四次光刻:N+发射区扩散孔光刻第五次光刻:引线孔光刻第六次光刻:反刻铝4.P阱光刻,光刻有源区,光刻多晶硅,P+区光刻,N+区光刻,光刻接触孔,光刻铝线5.NPN晶体管电流增益小,集电极串联电阻大,NPN管的C极只能接固定电位6.首先NPN具有较薄的基区,提高了其性能:N阱使的NPN管C极与衬底断开,可根据电路需要接任意电位.缺点:集电极串联电阻还是太大,影响其双极器件的驱动能力.改进方法在N 阱里加隐埋层,使NPN管的集电极电阻减小.提高器件的抗闩锁效应.7.8.第2章集成电路中的晶体管及其寄生效应1.PNP管为四层三结晶体管的寄生晶体管,当NPN晶体管工作在正向工作区时,即NPN的发射极正偏,集电极反偏,那么寄生晶体管的发射极反偏所以它就截止,对电路没有影响.当NPN 处于反向工作区时,寄生管子工作在正向工作区,它的影响不能忽略.当NPN工作在饱和区时寄生晶体管也工作在正向工作区,它减小了集电极电流,使反向NPN的发射极电流作为无用电流流向衬底.此时寄生效应也不能忽略2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻,他们会对晶体管的工作产生影响.3.MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管,场区寄生MOS管和寄生PNPN(闩锁效应),这些效应对MOS器件的工作稳定性产生极大的影响.4.在单阱工艺的MOS器件中(P阱为例),由于NMOS管源与衬底组成PN结,而PMOS管的源与衬底也构成一个PN结,两个PN结串联组成PNPN结构,即两个寄生三极管(NPN和PNP),一旦有因素使的寄生三极管有一个微弱导通,两者的正反馈使的电流积聚增加,产生自锁现象.影响:产生自锁后,如果电源能提供足够大的电流,则由于电流过大,电路将被烧毁.5.版图设计时:为减小寄生电阻Rs和Rw,版图设计时采用双阱工艺,多增加电源和地接触孔数目,加粗电源线和地线,对接触进行合理规划布局,减小有害的电位梯度;工艺设计时:降低寄生三极管的电流放大倍数:以N阱CMOS为例,为降低两晶体管的放大倍数,有效提高抗自锁的能力,注意扩散浓度的控制.为减小寄生PNP管的寄生电阻Rs,可在高浓度硅上外延低浓度硅作为衬底,抑制自锁效应.工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数;具体应用时:使用时尽量避免各种串扰的引入,注意输出电流不易过大.6.在第二次光刻生成有源区时,进行场氧生长前进行场区离子注入,提高寄生MOSFET的阈值电压,使其不易开启;增加场氧生长厚度,使寄生MOSFET的阈值电压绝对值升高,不容易开启.7.(1)增大基区宽度:由工艺决定;(2)使衬底可靠接地或电源.第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器是基区扩散电阻MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻.2.反偏PN结电容和MOS电容器.3.基区薄层电阻扩散完成后,还有多道高温处理工序,所以杂质会进一步往里边推,同时表面的硅会进一步氧化.形成管子后,实际电阻比原来要高,所以需要修正.4.长时间较的电流流过铝条,会产生铝的电迁移的现象,结果是连线的一端生晶须,另一端则产生空洞,严重时甚至会断裂.5.r(L/W)=R=1KL/W=5I=V/R=1mAP=(I*I*r)/(WL)公式变形W=6.32注意:这里各单位间的关系,宽度是微米时,要求电流为毫安,功率的单位也要化成相应的微米单位.第4章TTL电路1.名词解释电压传输特性:指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示,与晶体管电压传输特性相似).开门/关门电平:开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON);关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF).逻辑摆幅:-输出电平的最大变化区间,VL=VOH-VOL.过渡区宽度:输出不确定区域(非静态区域)宽度,VW=VIHmin-VILmax.输入短路电流IIL-指电路被测输入端接地,而其它输入端开路时,流过接地输入端的电流.输入漏电流(拉电流,高电平输入电流,输入交叉漏电流)IIH-指电路被测输入端接高电平,而其它输入端接地时,流过接高电平输入端的电流.静态功耗-指某稳定状态下消耗的功率,是电源电压与电源电流之乘积.电路有两个稳态,则有导通功耗和截止功耗,电路静态功耗取两者平均值,称为平均静态功耗.瞬态延迟时间td-从输入电压Vi上跳到输出电压V o开始下降的时间间隔.Delay-延迟.瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平VOL的时间间隔.Fall-下降. 瞬态存储时间ts-从输入电压Vi下跳到输出电压V o开始上升的时间间隔.Storage-存储.瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平VOH的时间间隔.Rise-上升.瞬态导通延迟时间tPHL-(实用电路)从输入电压上升沿中点到输出电压下降沿中点所需要的时间.2.当输入端的信号,有任何一个低电平时:Q1饱和区Q2截至区Q3饱和区Q4截至区当输入端的信号全部为高电平时:Q1反向区Q2饱和区Q3饱和区Q4饱和区3.Q5管影响最大,他不但影响截至时间,还影响导通时间.当输出从低电平向高电平转化时,要求Q5快速退出饱和区,此时如果再导通时IB5越大,则保和深度约大,时间就越长.当输出从高电平向低电平转化时,希望Q5快速的存储的电荷放完,此时要求IB5尽可能的大.设计时,IB5的矛盾带来了很大的困难.4.两管与非门:输出高电平低,瞬时特性差.四管与非门:输出采用图腾柱结构Q3--D,由于D是多子器件,他会使Tplh明显下降.D还起到了点评位移作用,提高了输出电平.五管与非门:达林顿结构作为输出级,Q4也起到点评位移作用,达林顿电流增益大,输出电阻小,提高电路速度和高电平负载能力.四管和五管在瞬态中都是通过大电流减少Tplh.静态中提高了负载能力和输出电平.5.六管单元用有源泄放回路RB-RC-Q6代替了R3由于RB的存在,使Q6比Q5晚导通,所以Q2发射基的电流全部流入Q5的基极,是他们几乎同时导通,改善了传输特性的矩形性,提高了抗干扰能力.当Q5饱和后Q6将会替它分流,限制了Q5的饱和度提高了电路速度.在截至时Q6只能通过电阻复合掉存储电荷,Q6比Q5晚截至,所以Q5快速退出饱和区.6.。

《半导体集成电路》考试题目及参考标准答案

《半导体集成电路》考试题目及参考标准答案

《半导体集成电路》考试题⽬及参考标准答案第⼀部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英⽂缩写?3.按照器件类型分,半导体集成电路分为哪⼏类?4.按电路功能或信号类型分,半导体集成电路分为哪⼏类?5.什么是特征尺⼨?它对集成电路⼯艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造⼯艺1.四层三结的结构的双极型晶体管中隐埋层的作⽤?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述⼀下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS⼯艺为基础的BiCMOS的有哪些不⾜?6.以N阱CMOS⼯艺为基础的BiCMOS的有哪些优缺点?并请提出改进⽅法。

7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图,并标注各层掺杂类型和输⼊输出端⼦。

第2章集成电路中的晶体管及其寄⽣效应1.简述集成双极晶体管的有源寄⽣效应在其各⼯作区能否忽略?。

2.什么是集成双极晶体管的⽆源寄⽣效应?3. 什么是MOS晶体管的有源寄⽣效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的⽅法?6.如何解决MOS器件的场区寄⽣MOSFET效应?7. 如何解决MOS器件中的寄⽣双极晶体管效应?第3章集成电路中的⽆源元件1.双极性集成电路中最常⽤的电阻器和MOS集成电路中常⽤的电阻都有哪些?2.集成电路中常⽤的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的⼯艺中要⽤铜布线取代铝布线。

5. 运⽤基区扩散电阻,设计⼀个⽅块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输⼊短路电流输⼊漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与⾮门(稳态时)各管的⼯作状态?3. 在四管标准与⾮门中,那个管⼦会对瞬态特性影响最⼤,并分析原因以及带来那些困难。

《半导体集成电路》考试题目及参考答案(DOC)

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第一部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写?3.按照器件类型分,半导体集成电路分为哪几类?4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足?6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。

7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。

第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。

2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。

半导体集成电路考试题目及参考答案解读

半导体集成电路考试题目及参考答案解读

第一部分考试试题第0章绪论什么叫半导体集成电路? 1.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写? 2.按照器件类型分,半导体集成电路分为哪几类? 3.按电路功能或信号类型分,半导体集成电路分为哪几类? 4.什么是特征尺寸?它对集成电路工艺有何影响? 5.名词解释:集成度、、、摩尔定律?wafer size6.die size第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?简述硅栅阱的光刻步骤? 4.CMOSp以阱工艺为基础的的有哪些不足?pBiCMOSCMOS5.以阱工艺为基础的的有哪些优缺点?并请提出改进方法。

NBiCMOS6.CMOS7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

请画出反相器的版图,并标注各层掺杂类型和输入输出端子。

8.CMOS第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。

2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为5V,该电阻上的压降为设计此电阻。

/c20W㎡,电路4章TTL第名词解释1.1电压传输特性开门关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流/静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。

最新半导体集成电路部分习题答案(朱正涌)

最新半导体集成电路部分习题答案(朱正涌)

半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。

第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r ,其图形如图题2.2所示。

提示:先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式: ba ab WL Tr c -•=/ln 1ρ , 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意:在计算W 、L 时, 应考虑横向扩散。

2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。

2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。

给出设计条件如下:答: 解题思路⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图①先画发射区引线孔;②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边; ⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周;⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作的图进行修正,直至满足V V OL 4.0≤的条件。

《半导体集成电路》考试题目及参考答案

《半导体集成电路》考试题目及参考答案

第一部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写?3.按照器件类型分,半导体集成电路分为哪几类?4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足?6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。

7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。

第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。

2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。

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第1章集成电路的基本制造工艺
1.6一般TTL集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?
答:集成运算放大器电路的外延层电阻率比一般TTL集成电路的外延层电阻率高。
第2章集成电路中的晶体管及其寄生效应
复习思考题
2.2利用截锥体电阻公式,计算TTL“与非”门输出管的 ,其图形如图题2.2
答:
(2)设 , , ,输入高电平为 ,输入低电平为 。
求各种输入情况下电路的直流工作状态、各结点电位、各支路电流及直流功耗。
答: 设端 ,而A端又分两种情况:
输入高电平
输入低电平
设端 ,而A端又分两种情况:
输入高电平
输入低电平
8.3二输入的E/D NMOS或非门的电路参数为: =-3V, =1V, , , , ,试计算最坏情况的 值和最好情况的 值。
答:
13.8已知图题13.8中MOS差分对的 =2mA, ,负载 =10kΩ,试求跨导 和差模电压增 。
答:
13.11试指出图题13.11中哪些元件是起过流保护作用的,并说明其保护原理。
答: 二极管保护电路的保护元件为 、 及
晶体管保护电路的保护元件为 、 及
13.16CMOS运放如图题13.16所示,其中各有关参数为: , ,λ=0.01, =2.3× , =-1V, =1V。试求各支路电流和电路的总电压放大倍数。
答: =0.73mA
19
12.12图题12.12是一个IC产品中的偏置电路部分。
求:偏置电流 及 的值。
答:先求 和
12.15有一两管能隙基准源电路如图题12.15所示。已知 ,室温下 =0.65V,有效发射面积比为 =10。
(1)试简单推导 的公式;
(2)求出 =400K时的 值。
答:(1)
(2)
提示:此题与本书中P325图13.36类似,关键在于决定偏置电流
第14章MOS开关电容电路
复习思考题
14.2图题14.2是由两个电容构成的一种开关电容等效电路φ和 为两个同频、反相的驱动脉冲信号。
(1)分析电路工作原理;
(2)写出电路的等效电阻 的表达式。
答:
14.3图题14.3为一个由开关S和电容C组成的开关电容电路。试画出用单个MOS模拟开关管来代替S的等效开关电容电路;若驱动MOS管的脉冲频率为 =50kHz,电容C=10pF,试求开关电容电路的等效电阻 。
=0.7V, =5V, ,忽略衬底偏置效应。
(1)当 时,欲使 =0.3V,驱动管应取何尺寸?
答:
7.2有一E/D NMOS反相器,若 =2V, =-2V, =25, =5V。
(1)求此反相器的逻辑电平是多少?
答:
第8章MOS基本逻辑单元
复习思考题
8.2图题8.2为一E/D NMOS电路。
(1)试问此电路可实现何种逻辑运算?
答:当25℃时, 截止,过热保护电路不起作用。
当175℃时,此时 > , 导通,过热保护电路起作用。
第16章D/A,A/D变换器
复习思考题
本章无答案
第17章集成电路设计概述
本章无答案
第18章集成电路的正向设计
本章无答案
第19章集成电路的芯片解剖
复习思考题
19.1如图题19.1所示的实际版图,要求:
(1)把版图恢复成具体电路图,并说明这是什么电路,完成什么逻辑功能;
第13章集成运算放大器
13.2对于图题13.2所示差分对,设 =100, =0.7V,试求其 和 。
答:
9.5
13.4图题13.4为一个级联射耦对放大器,设 时, , , 。求:
(1) , 及 ;
(2) 和 (若 , )。
答:(1)
(2)
13.5已知射耦对差分放大器电路如图题13.5所示,晶体管的 , ,试求当 =130mV时的 值。
, ≤0.4V,请在坐标纸上放大500倍画出其版图。给出设计条件如下:
答:解题思路
由 、 求有效发射区周长 ;
由设计条件画图
先画发射区引线孔;
由孔四边各距 画出发射区扩散孔;
由 先画出基区扩散孔的三边;
由 画出基区引线孔;
由 画出基区扩散孔的另一边;
由 先画出外延岛的三边;
由 画出集电极接触孔;
由 画出外延岛的另一边;
所示。
提示:先求截锥体的高度
然后利用公式: ,
注意:在计算W、L时,应考虑横向扩散。
2.3伴随一个横向PNP器件产生两个寄生的PNP晶体管,试问当横向PNP器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大?
答:当横向PNP管处于饱和状态时,会使得寄生晶体管的影响最大。
2.8试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA的电流负载下
答: ,
4.9写出图题4.9所示电路的输入与输出的逻辑关系。
答:
4.11写出图题4.11所示电路的Q与A,B的逻辑关系,说明为什么输出级一定要用有源泄放电路。
答:
第5章发射极耦合逻辑(ECL)电路
不做习题
第6章集成注入逻辑( )电路
不做习题
第7章MOS反相器
复习思考题
7.1已知一自举反相器如图题7.1所示,其负载管的W/L=2,设其他参数为
由 画出隔离槽的四周;
验证所画晶体管的 是否满足 的条件,若不满足,则要对所作
的图进行修正,直至满足 的条件。( 及己知

第3章集成电路中的无源元件
复习思考题
3.3设计一个4kΩ的基区扩散电阻及其版图。
试求:(1)可取的电阻最小线宽 =?你取多少?
答:12μm
(2)粗估一下电阻长度,根据隔离框面积该电阻至少要几个弯头?
答:
14.4图题14.4是一个MOS开关电容等效电路,φ和 为两个同频反相的驱动脉冲信号。
(1)分析电路工作原理;
(2)写出电路等效电阻 的表达式。
答:
第15章集成稳压器
复习思考题
15.1图题15.1为某电路的过热保护电路, 为过热保护管, , 为被保护管,试
以芯片为175℃时,保护电路的状态来说明该电路的过热保护作用。
答:该电路为具有保持功能的多路选通开关。
该电路中除最后一级为无比电路外,余下均为有比电路。
注意:有的波形的低电平由两次形成

第10章存储器
复习思考题
本章无答案
第11章接 口 电 路
不做习题
第12章模拟集成电路中的基本单元电路
复习思考题
12.1试求图题12.1所示达林顿管放大器的电压增益
答:
若忽略 ,则
, , , , ,
, ,
, , ,
, ,
(2)截止态(输出为高电平)
, , ,
, , , 与 有关
4.7要求图题4.7所示电路在低电平输出时带动20个同类门,试计算输出管 的集电极串联电阻的最大值 ,max是多少?
答:24
4.8试分析图题4.8所示两种电路在逻辑功能上的差别及产生差别的原因,并写出F,F′的逻辑表达式。
提示: 、 、 组成小电流恒流源。
12.3试在图题12.3(a),(b),(c),(d)电路中,分别标出E/E,E/D NMOS单管放大器,CMOS有
源负载放大器和CMOS互补放大器中 的栅极及 , 电位,并指出各电路结构上的特点。
答:(a) , 或
(b) ,
(c) ,
(d)
12.8图题12.8所示是μA741中的偏置电路,其中 =39kΩ, =5kΩ, =15V, =-15V。试求 和 的值。
答:提示:9.4(a)画电路各节点工作波形时,注意输出波形的低电平是由两次形成的。
此电路实施反相器功能。
题9.4(b)中 和 若为无比,无法反相器功能。
9.5分析图题9.5所示的两相动态电路的逻辑功能,并说明各级电路分别是有比的还是无
比的。假如图中 , ; 从 , ,试画出图中,A,B,C,D和 各点的波形图
答:是双极五输入与非门电路。
第20章集成电路设计方法
本章无答案
第21章集成电路的可靠性设计和可测性设计简介
本章无答案
第22章集成电路的计算机辅助设计简介
本章无答案
答:
8.4说明图题8.4的电路均为三态输出门,用传输门逻辑推导电路的逻辑表达式。
答:(a)
(b)
(c)
第9章MOS逻辑功能部件
复习思考题
9.1试画出传输门结构的一位八选一多路开关的电路图,写出逻辑表达式和真值表。
答:逻辑表达式
9.4如果图题9.4(a)反相器是有比的,试画出此电路各节点工作波形,分析其功能;如果图题9.4(b)中M\-1和M\-2为无比的,分析此电路能否工作?为什么?
答:一个弯头
第4章晶体管晶体管逻辑(TTL)电路
复习思考题
4.4某个TTL与非门的输出低电平测试结果为 =1V。试问这个器件合格吗?上
机使用时有什么问题?
答:不合格。
4.5试分析图题4.5所示STTL电路在导通态和截止态时各节点的电压和电流,假定各管的
=20, 和一般NPN管相同, =0.55V, =0.4~0.5V, =0.1~0.2V。答:(1)导通态(输出为低电平)
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