《半导体集成电路》考试题目及参考答案

第一部分考试试题

第0章绪论

1.什么叫半导体集成电路？

2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？

3.按照器件类型分，半导体集成电路分为哪几类？

4.

5.

6.

1.

2.

3.

4.

5.

6.

7.

8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。

第2章集成电路中的晶体管及其寄生效应

1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。

2.什么是集成双极晶体管的无源寄生效应？

3. 什么是MOS晶体管的有源寄生效应？

4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?

5. 消除“Latch-up”效应的方法？

6.如何解决MOS器件的场区寄生MOSFET效应？

7. 如何解决MOS器件中的寄生双极晶体管效应？

第3章集成电路中的无源元件

1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？

2.集成电路中常用的电容有哪些。

3.

4.

5.

1.

流

2. 分析四管标准TTL与非门（稳态时）各管的工作状态？

3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。

4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。

5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。

6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。

7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。

8.

1. 2. 4. 5. 6.

7.请画出晶体管的D DS I V 特性曲线，指出饱和区和非饱和区的工作条件及各自的电

流方程（忽略沟道长度调制效应和短沟道效应）。

8.给出E/R 反相器的电路结构，分析其工作原理及传输特性，并计算VTC 曲线上的临界电压值。

9.考虑下面的反相器设计问题：给定V DD =5V ，K N `=30uA/V 2 ，V T0=1V

设计一个V OL =0.2V 的电阻负载反相器电路，并确定满足V OL 条件时的晶体管的宽长

比(W/L)和负载电阻R L的阻值。

10.考虑一个电阻负载反相器电路：V DD=5V，K N`=20uA/V2，V T0=0.8V，R L=200KΩ，W/L=2。计算VTC曲线上的临界电压值（V OL、V OH、V IL、V IH）及电路的噪声容限，并评价该直流反相器的设计质量。

11.设计一个V OL=0.6V的电阻负载反相器，增强型驱动晶体管V T0=1V， V DD=5V

1）求V IL和V IH

2

12.

13.

14.

15

16.

17

18.

20. 求解CMOS反相器的逻辑阈值，并说明它与哪些因素有关？

21. 为什么的PMOS尺寸通常比NMOS的尺寸大？

22．考虑一个具有如下参数的CMOS反相器电路：

V DD=3.3V V TN=0.6V V TP=-0.7V K N =200uA/V2 K p=80uA/V2

计算电路的噪声容限。

23. 采用0.35um工艺的CMOS反相器，相关参数如下：V DD=3.3V

NMOS ：V TN =0.6V μN C OX =60uA/V 2 (W/L)N =8 PMOS ：V TP =-0.7V μp C OX =25uA/V 2 (W/L)P =12 求电路的噪声容限及逻辑阈值。 24．设计一个CMOS 反相器，

NMOS ：V TN =0.6V μN C OX =60uA/V 2 PMOS ：V TP =-0.7V μP C OX =25uA/V 2

12252627

第6章 CMOS 静态逻辑门

V t

1. 画出F=A⊕B的CMOS组合逻辑门电路。

2.用CMOS组合逻辑实现全加器电路。

3.计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标

准反相器的特性相同，N管与P管的尺寸应如何选取？

5

第7章传输门逻辑

一、填空

1．写出传输门电路主要的三种类型和他们的缺点：

（1），缺点：；

（2），缺点：；

（3），缺点：。

2．传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续时，一般要插入。

3. 一般的说，传输门逻辑电路适合逻辑的电路。比如常用的和

。

二、解答题

1．分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。

2.

3

（

（

4.

5

已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。

A点的输入波形

6．写出逻辑表达式C=A B的真值表，并根据真值表画出基于传输门的电路原理图。

7.相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。

图1 图2

8.分析下面的电路，根据真值表，判断电路实现的逻辑功能。

第8章动态逻辑电路

一、填空

1．对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控

2.

对

1.

2.

3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。

4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。

5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。

6. 分析下列电路的工作原理，画出输出端OUT的波形。

7.结合下面电路，说明动态组合逻辑电路的工作原理。

第9章触发器

1.用图说明如何给SR锁存器加时钟控制。

2.用图说明如何把SR锁存器连接成D锁存器，并且给出所画D锁存器的真值表

3.画出用与非门表示的SR触发器的MOS管级电路图

4.画出用或非门表示的SR触发器的MOS管级电路图

5.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现

6.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现

7.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说

明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写

出真值表。

8.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说

明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写

出真值表。

9.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说

明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。

10.解释下面的电路的工作过程画出真值表。（提示注意图中的两个反相器尺寸是

不同的）

11.解释下面的电路的工作过程画出真值表。

12.解释静态存储和动态存储的区别和优缺点比较。

13.阐述静态存储和动态存储的不同的的存储方法。

14.观察下面的图，说明这个存储单元的存储方式，存储的机理。

15.观察下面的图，说明这个存储单元的存储方式，存储的机理。

16.说明锁存器和触发器的区别并画图说明

17.说明电平灵敏和边沿触发的区别，并画图说明

18.建立时间

19.维持时间

20.延迟时间

21.连接下面两个锁存器使它们构成主从触发器，并画出所连的主从触发器的输入

输出波形图

22.简述下时钟重叠的起因所在

23.下图所示的是两相时钟发生器，根据时钟信号把下面四点的的波形图画出

24.反相器的阈值一般可以通过什么进行调节

25.施密特触发器的特点

26.说明下面电路的工作原理，解释它怎么实现的施密特触发。

27. 画出下面施密特触发器的示意版图。 28. 同宽长比的PMOS 和NMOS 谁的阈值要大一些

第10章 逻辑功能部件

1、 根据多路开关真值表画出其组合逻辑结构的CMOS 电路图。

2、根据多路开关真值表画出其传输门结构的CMOS 电路图。

3、计算下列多路开关中P 管和N 管尺寸的比例关系。

4、根据下列电路图写出SUM 和C 0的逻辑关系式，并根据输入波形画出其SUM 和C 0的输出波形。

5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。

6、画出传输门结构全加器的电路图，已知下图中的P=A ⊕B 。

7、试分析下列桶型移位器各种sh 输入下的输出情况。

8、试分析下列对数移位器各种sh 输入下的输出情况。

第11章 存储器

一、填空

1．可以把一个4Mb 的SRAM 设计成[Hirose90]由32块组成的结构，每一块含有128Kb ，由1024行和 列的阵列构成。行地址（X ）、列地址（Y ）、和块地

K 1 K 0 Y 1 1 D 0 1 0 D 1 0 1 D 2 0 0 D 3

K 1 K 0 Y 1 1 D 0 1 0 D 1 0 1 D 2 0 0 D 3

址（Z）分别为、、位宽。

2．对一个512×512的NOR MOS，假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时)，则总静态功耗为

，就从计算得到的功耗看，这个电路设计的（“好”或“差”）。

3.一般的，存储器由、和三部分组成。

为例，

分别为01和01。并简述工作原理。

5．如图3为一个4×4的NOR ROM，假设此电路采用标准的0.25μm CMOS工艺

实现,确定PMOS上拉器件尺寸使最坏的情况下V OL值不会高于1.5V(电源电压为2.5V)。这相当于字线摆为1V。NMOS尺寸取(W/L)=4/2。

图3 一个4×4的NOR ROM

6. 确定图4中ROM中存放地址0，1，2和3处和数据值。并简述工作原理。

图4 一个4×4的NAND ROM

7．画一个2×2的MOS NAND型ROM单元阵列，要求地址0，1中存储的数据值分别为10和10。并简述工作原理。

8. 预充电虽然在NOR ROM中工作得很好，但它应用到NAND ROM时却会出现某些严重的问题。请解释这是为什么？

9. sram，flash?memory，及dram的区别？

10. 给出单管DRAM的原理图。并按图中已给出的波形画出X波形和BL波形，并大致标出电压值。

11．试问单管DRAM单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法提高refresh?time？

12. 给出三管DRAM的原理图。并按图中已给出的波形画出X和BL1波形，并大致标出电压值。（选作）试问有什么办法提高refresh?time？

13．对1T DRAM，假设位线电容为1pF，位线预充电电压为1.25V。在存储数据为1和0时单元电容Cs（50fF）上的电压分别等于1.9V和0V。这相当于电荷传递速率为4.8%。求读操作期间位线上的电压摆幅。

15

（1

（2

16

1.

2.0变化，

变化

DS 的特性曲线。

4．什么叫做亚阈值导电效应？并简单画出log I D-V GS特性曲线。

5．画出图1.7中M

的g m和g mb随偏置电流I1的变化草图。

1

图 1.7

6. 假设图1.9中的M1被偏置到饱和区，计算电路的小信号电压增益。

图1.9

7．比较工作在线性区和饱和区的MOS 为负载时的共源级的输出特性。

8．在图1.10（a ）所示的源跟随器电路中，已知()1L W =20/0.5，I 1=200A μ,V TH 0=0.6V,

φF

2=0.7V, μ

n

C ox =50A μ/V 2

和γ=0.4V 21

。 （a ）计算V V

in

2.1=时的V out 。

（b ）如果

I 1 用图1.10（b ）中的M 2来实现，求出维持M 2工作在饱和区时()2L W 的最

9．50Ω的（b ）1011图1.12

12． 图1.13电路中，用一个电阻而不是电流源来提供1mA 的尾电流。已知：()2

,1L W ＝

25/0.5，V TH =0.6V, μn C ox =50A μ/V 2 ，0==γλ，V DD =3V 。 （a ） 如果R ss 上的压降保持在0.5V ，则输入共模电压应为多少？

（b）计算差模增益等于5时R D的值。

图1.13

13．在图1.14（a）中，假设所有的晶体管都相同，画出当V X从一个大的正值下降时I X和V B的草图。

图1.14（a）

14．在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M

的漏

4

160

=，求I out

1

1.

2.给出DAC的主要技术指标及含义。

3．试比较几种常用的DAC的优缺点。

4．一个D/A变换器有10V的满量程输出，且分辨率小于40mV，问此D/A变换器至少需要多少位？

5．在图2.1中所示的T型D/A变换器中，设N＝8，V REF

图2.1

6.画出一个简单的用传输门实现的电压定标的3位DAC。

7．D/A变换器的设计原则应从几个方面权衡。

8．简单给出A/D变换器的基本原理。

9．给出ADC的主要技术指标及含义。

10．试比较几中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。11．一个4位逐次逼近型A/D变换器，若满量程电压为5V，请画出输入电压为2.8V

1.

2.，超大

）

3.

4.

5.

工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。

6.名词解释：

集成度：一个芯片上容纳的晶体管的数目

wafer size：指包含成千上百个芯片的大圆硅片的直径

die size：指没有封装的单个集成电路

摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小2倍。