锁相环输出信号相位噪声噪声及杂散特性分析应用实践
第2.6章 锁相环路的噪声性能
因此，本章节的分析方法称为环路在弱噪声作用下的线性分析。
3
2.6.1 输入加性噪声的特性
锁相环输入噪声常常是经过环路前的选择性回路才加到输入端的， 其选择性回路的带宽远小于中心频率，即 B f0 。
当噪声通过选择性回路，形成一个振幅和相位都作随机变化的高频 噪声。统计分析表明，这种噪声具有窄带高斯白噪声性质。
增大K 时，BL 随之也增大，很难满足多方面性能需求，故很少应用。
20
2.6.3 环路对输入噪声的线性过滤
（2）各种锁相环的相位噪声带宽 采用无源比例积分滤波器的二阶环噪声带宽为：
BL
n 8
1
2
n
K
2
当
K
n
时，近似为：
BL
n 8
N
t
由上式，得到下面的加性噪声输入时的环路相位模型 。
14
2.6.3 环路对输入噪声的线性过滤
（一）环路等效输入相位噪声
在弱噪声作用下，即相位差 e t 的均方根值 e 13o 时， 环路相
位误差 et 300 的概率近似为1，可将 sine e ，使方程线性化，
0 f B 2
9
2.6.2 输入加性噪声的环路相位模型
在已知环路输入噪声性质的基础上，可以获得环路的相位模型。 当有输入加性噪声时，加在环路输入端的电压是信号与噪声之和，即：
Vi t nt Vi sin0t 1t nc tcos0t ns tsin 0t
（2）各种锁相环的相位噪声带宽 采用不同滤波器的环路，其闭环频率响应不同，因此计算出的相
锁相环电路的设计及相位噪声分析
和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。
这里取相位裕度为６０度。
同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。
最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。
根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。
图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。
通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。
该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。
冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。
ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。
下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。
首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。
、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。
基于PLL锁相环的系统中噪声调制技术研究
基于PLL锁相环的系统中噪声调制技术研究在现代通信系统中，PLL锁相环广泛应用于信号处理、调制解调等方面的处理。
传统的锁相环常常存在一定的干扰和噪声，对系统的可靠性和稳定性存在一定的影响。
因此，噪声调制技术被广泛研究和应用。
噪声调制技术是指在信号中添加特定的噪声以改善系统性能的技术。
在PLL锁相环系统中，噪声调制技术的主要作用是增加系统的稳定性和抗干扰能力。
一般情况下，PLL锁相环系统的输入信号会受到各种干扰和噪声的影响，这会导致输出信号的误差增大，甚至会失去锁定。
为了克服这些问题，噪声调制技术可以增加系统的噪声功率，从而降低系统的误差，提高系统的稳定性。
噪声调制技术主要分为两种类型：添加高斯噪声和随机扰动调制。
其中，添加高斯噪声是在PLL输出端口处添加一个高斯随机噪声，使PLL输出的频率波动具有一定的随机性，从而提高系统的稳定性和抗干扰能力。
随机扰动调制是指在PLL的相位控制回路中引入一个随机扰动信号，使该信号与参考信号同步，从而改变PLL输出频率波动的特性。
随机扰动信号可以是一个固定频率的正弦波或者一个随机噪声信号，其大小和频率可以通过调节扰动信号的参数来实现。
在具体实现噪声调制技术时，需要对噪声源和调制参数进行精确分析和设计。
首先需要确定噪声源的类型、大小和频率，以及加噪位置和加噪方式。
然后需要确定调制方式和相应的调制参数，以保证系统输出的稳定性和抗干扰能力。
噪声调制技术近年来在PLL锁相环系统中被广泛研究和应用。
其中，随机扰动调制技术在高速多媒体通信系统、AGC自动增益控制系统等领域取得了良好的应用效果。
通过噪声调制技术的应用，可以提高PLL锁相环的性能和稳定性，从而为现代通信系统的发展做出重要的贡献。
锁相环实验报告
锁相环实验报告
《锁相环实验报告》
锁相环是一种常见的控制系统，广泛应用于通信、电力、自动控制等领域。
本
实验旨在通过搭建锁相环系统，验证其在信号同步和抑制噪声方面的性能。
实验设备包括信号发生器、锁相环模块、示波器等。
首先，我们将信号发生器
产生一个正弦波信号作为输入信号，然后将其输入到锁相环模块中。
锁相环模
块通过比较输入信号和反馈信号的相位差，控制其输出信号与输入信号同步。
最后，我们使用示波器观察输入信号、锁相环输出信号和反馈信号的波形，并
分析它们之间的相位关系和噪声抑制效果。
实验结果表明，锁相环系统能够有效地实现输入信号和输出信号的同步，且具
有良好的抑制噪声能力。
当输入信号频率发生变化时，锁相环系统能够迅速跟
随并调整输出信号，保持同步状态。
同时，锁相环系统还能够抑制输入信号中
的噪声，输出信号的波形更加稳定。
通过本次实验，我们深入了解了锁相环系统的工作原理和性能特点，为其在实
际应用中提供了有力的支持。
锁相环系统的同步性能和噪声抑制能力对于通信、电力系统等领域具有重要意义，本实验结果对于相关领域的研究和应用具有一
定的参考价值。
锁相环指标 -回复
锁相环指标-回复锁相环指标：理解与应用锁相环（Phase-Locked Loop）是一种常见且重要的电子电路组件，广泛应用于通信、信号处理、时钟同步等领域。
锁相环旨在将输入信号与本地参考信号保持同步，并能根据需要调整两者之间的相位差。
本文将从基本原理、关键指标以及应用实践角度，逐步解析锁相环指标。
一、基本原理锁相环由相位比较器（Phase Comparator）、低通滤波器（Low Pass Filter）和控制电压产生器（Voltage-Controlled Oscillator）组成。
其工作原理如下：1. 相位比较器负责将输入信号与本地参考信号进行比较，产生误差信号。
常见的相位比较器有边沿比较器和多级相位比较器。
2. 误差信号经过低通滤波器，去除高频成分，得到平滑的控制电压。
3. 控制电压作用于控制电压产生器，改变其输出频率，并将其作为本地参考信号。
通过以上反馈机制，锁相环实现了输入信号与本地参考信号的同步，并能根据误差信号进行相位调整。
二、关键指标在设计和应用锁相环时，有几个关键指标需要考虑：1. 锁定时间（Lock Time）：锁定时间是指锁相环从失锁状态到开始同步的时间。
它受到反馈环路的带宽和系统稳定性的影响。
通常，锁定时间越短越好。
2. 频率跟踪范围（Frequency Tracking Range）：频率跟踪范围是指锁相环可以跟踪输入信号频率的范围。
频率跟踪范围受到控制电压产生器的输入电压范围和输出频率范围的限制。
较大的频率跟踪范围可以适应更广泛的工作条件。
3. 相位噪声（Phase Noise）：相位噪声是指锁相环输出相位的随机波动。
它受到相位比较器、滤波器和控制电压产生器的性能限制。
较低的相位噪声有助于减少通信系统的误码率和提高信号质量。
4. 抖动（Jitter）：抖动是指锁相环输出信号在时间上的随机变动。
它受到相位噪声和信号处理器的影响。
抖动越小，锁相环的输出稳定性越好。
这些指标的具体值和要求取决于具体的应用场景和需求。
锁相环输出信号相位噪声噪声及杂散特性分析应用实践
锁相环输出信号相位噪声噪声及杂散特性分析应用实践【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。
并以CDMA 1X基站系统中800MHz的FS 单板的锁相环输出信号相位噪声指标进行理论计算。
为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。
【关键词】锁相环设计，相位噪声一、术语和缩略语表格 1 术语和缩略语二、问题的提出锁相环工作原理图，由三部分组成：鉴相器（PFD）、环路滤波器（LPF）和压控晶体振荡器（VCXO），如图0-1所示。
图0-1锁相环原理框图锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。
在本文中以CDMA 1X基站系统中800MHz的FS单板应用为背景，在CDMA基站中不需要跳频，所以调频时间基本不做要求。
输出功率比较好控制，只要调整衰减网络就能保证。
锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。
在锁相环设计中，相位噪声和杂散成为系统设计主要难点。
三、解决思路相位噪声分析相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。
环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声具有低通特性，对于VCO产生的相位噪声具有高通特性。
一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号，环路带宽以外的相位噪声主要决定于VCO，在环路带宽周围，这四部分的噪声影响相当。
所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。
在实际运用中还礼滤波器的设计是非常重要的。
对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽，其相位噪声主要决定于VCO，要保证其指标主要是选择良好的VCO。
实验五锁相环测试及应用实验报告
：锁相环测试及应用实验试验目的：1．了解锁相环的组成、基本原理及性能特点。
2．掌握集成锁相环4046芯片的使用方法。
3．掌握锁相环路及各部件性能（鉴相特性、压控特性、同步带和捕捉带）的测试方法。
4．掌握锁相调频、锁相鉴频电路的构成、基本原理及参数测试测试方法。
5．掌握简单锁相频率合成器的基本原理及性能指标的测试方法实验设备：1．调幅与调频发射模块。
2．直流稳压电压GPD-3303D3．F20A 型数字合成函数发生器/计数器 4．DSO-X 2014A 数字存储示波器实验原理：1. 锁相环的组成及基本原理锁相环路（PLL ）亦称自动相位控制（APC ）电路，它是一种利用相位误差消除频率误差的反馈控制系统。
如图1所示，由鉴相器（相位比较器）、环路滤波器（低通滤波器）和压控振荡器三个基本部件组成。
若o i f f ≠，瞬时相位差ϕ∆将随时间而变化；若i of f ϕ∆=保持固定值。
锁相环就是利用两个信号之间相位差的变化，控制压控振荡器的输出信号频率，最终使两个信号相位差保持为常数，达到频率相等。
锁相环的工作过程：如图1所示，若o i f f ≠，必将引起ϕ∆的变化，鉴相器输出正比于ϕ∆的误差电压()d u t 。
经环路滤波器滤除()d u t 中的高频分量和噪声，产生缓慢变动的直流电压()c u t 。
VCO 受控于()c u t ，使得振荡频率o f 与输入参考频率i f 的频差逐渐减小，直到o i f f =，电路达到稳定平衡状态，即锁定状态。
此时，ϕ∆保持一个不变的稳态相差ϕ∞，以维持电路的平衡状态。
需要指出，环路能达到锁定状态，是在o f 与i f 相差不大的范围内。
2. 几个重要概念 ⑴ 失锁与锁定开始工作时， o i f f ≠，ϕ∆不固定，环路处于不稳定状态，称为失锁。
当o i f f =时，ϕ∆保持常数，电路进入稳定状态，称为锁定。
⑵ 跟踪过程与捕捉过程在环路锁定状态下，如果输入信号频率i f 发生变化，环路通过自身的调节作用，使输出信号频率o f 以同样的规律跟随着变化，并且始终保持o i f f =，这个过程称为跟踪过程或同步过程。
改善锁相环相位噪声的方法
改善锁相环相位噪声的方法锁相环（Phase-Locked Loop, PLL）是一种常用的频率合成器和时钟恢复方法。
然而，在某些应用中，锁相环的相位噪声成为限制系统性能的因素。
因此，改善锁相环相位噪声是一个重要的课题。
下面将介绍几种改善锁相环相位噪声的方法。
首先，一个容易实施的方法是优化锁相环的环路滤波器。
环路滤波器的设计直接影响锁相环的带宽和噪声性能。
通过增加滤波器的阻尼比，可以提高锁相环的稳定性和减小相位噪声。
另外，合理选择滤波器的带宽，可以平衡相位追踪性能和噪声抑制能力，从而改善锁相环的相位噪声。
其次，采用抖动降低技术可以有效减小锁相环的相位噪声。
抖动降低技术基于频率抖动和相位抖动之间的关系，通过控制频率抖动来减小相位噪声。
常用的抖动降低技术包括相位锁定环（Phase-Locked Loop, PPL）、时钟周期抖动降低技术等。
这些技术通过引入额外的控制环路或采用特殊的抖动降低算法，可以显著改善锁相环的相位噪声性能。
第三，优化参考信号源也是改善锁相环相位噪声的有效方法。
参考信号源的噪声特性直接传递到锁相环的输出。
因此，选择低噪声的参考信号源对于改善锁相环的相位噪声非常重要。
常见的低噪声参考信号源包括晶体振荡器（Crystal Oscillator, XO）或原子钟等。
通过使用低噪声的参考信号源，可以有效降低锁相环的相位噪声。
总结起来，改善锁相环相位噪声的方法包括优化环路滤波器、采用抖动降低技术和选择低噪声的参考信号源。
通过合理应用这些方法，可以显著提升锁相环的相位噪声性能，从而满足不同应用对于相位噪声的要求。
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锁相环输出信号相位噪声噪声及杂散特性分析应用实践【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。
并以CDMA 1X基站系统中800MHz的FS 单板的锁相环输出信号相位噪声指标进行理论计算。
为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。
【关键词】锁相环设计，相位噪声一、术语和缩略语表格 1 术语和缩略语二、问题的提出锁相环工作原理图，由三部分组成：鉴相器（PFD）、环路滤波器（LPF）和压控晶体振荡器（VCXO），如图0-1所示。
图0-1锁相环原理框图锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。
在本文中以CDMA 1X基站系统中800MHz的FS单板应用为背景，在CDMA基站中不需要跳频，所以调频时间基本不做要求。
输出功率比较好控制，只要调整衰减网络就能保证。
锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。
在锁相环设计中，相位噪声和杂散成为系统设计主要难点。
三、解决思路相位噪声分析相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。
环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声具有低通特性，对于VCO产生的相位噪声具有高通特性。
一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号，环路带宽以外的相位噪声主要决定于VCO，在环路带宽周围，这四部分的噪声影响相当。
所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。
在实际运用中还礼滤波器的设计是非常重要的。
对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽，其相位噪声主要决定于VCO，要保证其指标主要是选择良好的VCO。
而近端相位噪声如100Hz主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定，但如果还礼带宽取得很小的话如200Hz则VCO的影响也将非常之大。
而如果环路带宽远远大于1KHz如为6KHz 以上时1KHz处的相位噪声也将主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定。
下面就分别分析这三部分相位噪声。
由鉴相器引入的相位噪声由于鉴相器引入的相位噪声为：PD Phase Noise = ( 1 Hz Normalized Phase Noise Floor from Table )+ 10log( Comparison Frequency ) + 20log( N )现在FS板的中频环路采用的PLL芯片为NS的LMX2306，其相位噪声基底为-210dBc/Hz。
在CDMA 1X 基站系统800MHz的FS单板中采用的鉴相频率为30KHz，两个中频分别为69.99MHz和114.99MHz，由鉴相器产生的相位噪声为：69.99MHz：PD Phase Noise= -210+10log(30000)+20log(69990000/30000)= -97.9dBc/Hz 114.99MHz：PD Phase Noise= -210+10log(30000)+20log(114990000/30000)=-93.5dBc/Hz 射频本振范围为754~779MHz。
步进为30KHz，鉴相频率为240KHz。
对于779MHz 的本振由鉴相器引入的相位噪声为：PD Phase Noise= -210+10log(240000)+20log(779000000/240000)=-85.9dBc/Hz由分频器引入的相位噪声由分频器引入的相位噪声的计算公式入下：DIV Phase Noise = (Device Phase Noise Floor )+ 20log( N )PLL芯片中分频器的相位噪声在器件手册中并没有给出。
一般高频分频器的相位噪声基底约为-165dBc/Hz左右。
因此就假设分频器的相位噪声基底为-165dBc/Hz，于是得到分频器引起的相位噪声如下：69.99MHz的中频频率为：DIV Phase Noise= -165+20log(69990000/30000)= -97.6dBc/Hz114.99MHz的中频频率为：DIV Phase Noise= -165+20log(114990000/30000)= -93.3dBc/Hz779MHz的射频频率为：DIV Phase Noise= -165+20log(779000000/240000)= -94.7dBc/Hz由参考信号引入的相位噪声参考信号引起的相位噪声的计算公式如下REF Phase Noise = (REF’S Phase Noise )-20log（R）+ 20log( N )系统的参考信号都是由GPSTM模块提供的，GPSTM输出的参考信号的相位噪声为-130dBc/Hz@100Hz和-145dBc/Hz@1KHz。
最后参考信号通过FDM板到FS板，FDM板输出的参考信号的相位噪声为-120dBc/Hz@100Hz和-130dBc/Hz@1KHz。
在单板调试和测试时使用的参考信号12MHz的采用了OCXO的输出，10MHz的参考信号采用了VCO/PLL测试仪4352B的10MHz参考输出，其相位噪声应该比GPSTM差些应该接近FDM的输出。
这两个参考信号用4352B VCO/PLL测试仪测试出的相位噪声如下两图所示：其中图0-2为OCXO输出的相位噪声图，图0-3为VCO/PLL测试仪的10MHz参考输出相位噪声图。
图0-2用4352B测试出的OCXO的12MHz输出相位噪声图0-3用4352B测试出的其10MHz的参考输出相位噪声由上面两张图分析这两个输出的相位噪声在100Hz和1KHz射分别约为-80dBc/Hz和-105dBc/Hz，于刚才分析的分别约为-120dBc/Hz和-130dBc/Hz差别较大，这应该是由于测试仪器产生的，也就是说4352B VCO/PLL测试仪在100Hz和1KHz时基本只能测到-80dBc/Hz和-105dBc/Hz。
下面假定使用的参考信号的相位噪声就为上面提到的为-120dBc/Hz@100Hz和-130dBc/Hz@1KHz。
可以分析由于参考信号的相位噪声引起的最后输出的相位噪声。
69.99MHz的中频频率100Hz处为：REF Phase Noise = -120 - 20log(12000000/30000) + 20log(69990000/30000)= -104.6dBc/Hz69.99MHz的中频频率1KHz处为：REF Phase Noise = -130 - 20log(12000000/30000) + 20log(69990000/30000)= -114.6dBc/Hz114.99MHz的中频频率100Hz处为：REF Phase Noise = -120 - 20log(12000000/30000) + 20log(114990000/30000)= -100.3dBc/Hz114.99MHz的中频频率1KHz处为：REF Phase Noise = -130 - 20log(12000000/30000) + 20log(114990000/30000)= -110.3dBc/Hz779MHz的射频频率100Hz处为：REF Phase Noise = -120-20log(12000000/240000)+20log(779000000/240000)= -83.7dBc/Hz779MHz的射频频率1KHz处为：REF Phase Noise = -130-20log(12000000/240000)+20log(779000000/240000)= -93.7dBc/Hz近端相位噪声以上是分别分析了参考信号、分频器和鉴频鉴相器单独对输出信号相位噪声的影响，实际上的相位噪声是这三种噪声之和，加上VCO的相位噪声。
这里先不考虑VCO的相位噪声则可以分析出各频率点在100Hz和1KHz处的相位噪声。
Phase Nois=10log[10EXP(PD Phase Nois/10)+2* 10EXP(DIV Phase Nois/10) +10EXP(REF Phase Nois/10)] (4)69.99MHz的中频频率100Hz处为：Phase Noise= 10log[10EXP(-97.9/10)+2*10EXP(-97.6/10)+10EXP(-104.6/10)]=-92.6dBc/Hz69.99MHz的中频频率1KHz处为：Phase Noise= 10log[10EXP(-97.9/10)+2*10EXP(-97.6/10)+10EXP(-114.6/10)]=-92.9dBc/Hz114.99MHz的中频频率100Hz处为：Phase Noise= 10log[10EXP(-93.5/10)+2*10EXP(-93.3/10)+10EXP(-100.3/10)]=-88.3dBc/Hz114.99MHz的中频频率1KHz处为：Phase Noise= 10log[10EXP(-93.5/10)+2*10EXP(-93.3/10)+10EXP(-110.3/10)]=-88.6dBc/Hz779MHz的射频频率100Hz处为：Phase Noise= 10log[10EXP(-85.9/10)+2*10EXP(-94.7/10)+10EXP(-83.7/10)]=-81.2dBc/Hz779MHz的射频频率1KHz处为：Phase Noise= 10log[10EXP(-85.9/10)+2*10EXP(-94.7/10)+10EXP(-93.7/10)]=-84.3dBc/Hz上述计算结果是不考虑VCO的相位噪声和参考信号较好且为上述假设的值实际是要考虑VCO的相位噪声和参考会比以上假设的差的情况，所以实际上结果比上述计算值差2-3dB应该是正常的，如果差得很大则设计有问题需要修改，这个可以作为调试时的目标期望值，对电路调试具有指导意义。
而单板的指标是系统根据系统性能要求对单板提出的要求，其值应该是比以上的计算结果差比较多的，这样才可能有足够的余量留给开发和生产。
在开发是应该尽可能的达到以上的计算值，而不是仅仅满足系统指标要求，这样才有足够的余量留给生产。
在大批量生产生产过程中由于器件的离散性，有许多板的性能指标是无法达到开发样本的指标的。
如果开发样板的指标很接近系统要求指标将回在生产时有许多的板无法达到系统指标要求，在现有的FS板在生产中就有不少这样坏板，造成故障率较高。